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公開番号2025096516
公報種別公開特許公報(A)
公開日2025-06-26
出願番号2025065233,2024107675
出願日2025-04-10,2019-05-13
発明の名称半導体装置
出願人ローム株式会社
代理人個人
主分類H01L 23/50 20060101AFI20250619BHJP(基本的電気素子)
要約【課題】寄生インダクタンスの低減や寄生抵抗の低減を図った半導体装置を提供する。
【解決手段】半導体装置A1は、半導体素子1と、半導体素子2と、制御素子3と、複数のリードを含むリードフレーム4と、半導体素子1のソース電極12に接合されたワイヤ5Bと、半導体素子2のドレイン電極21に接合されたワイヤ5Cとを備える。複数のリードは、半導体素子1が搭載されたリード4Aと、半導体素子2が搭載されたリード4Bと、制御素子3が搭載されたリード4Cとを含む。リード4Aとリード4Bとは、x方向に見て互いに重なり、リード4Cは、y方向に見てリード4Aおよびリード4Bの両方に重なる。リード4Aは、半導体素子1が接合されたダイパッド部411およびワイヤ5Bが接合されたボンディング部412を含む。ボンディング部412は、z方向に見て半導体素子1と半導体素子2との間に位置し、且つワイヤ5Cが接合されている。
【選択図】図2
特許請求の範囲【請求項１】
厚さ方向に離間した第１主面および第１裏面を有し、前記第１主面に第１ドレイン電極、第１ソース電極および第１ゲート電極が配置された第１半導体素子と、
前記厚さ方向に離間した第２主面および第２裏面を有し、前記第２主面に第２ドレイン電極、第２ソース電極および第２ゲート電極が配置された第２半導体素子と、
前記第１ゲート電極および前記第２ゲート電極に導通する制御素子と、
互いに離間した複数のリードを含むリードフレームと、
一端が前記第１ソース電極に接合された第２接続部材と、
一端が前記第２ドレイン電極に接合された第３接続部材と、
を備えており、
前記複数のリードは、前記第１裏面に対向しかつ前記第１半導体素子が搭載された第１リードと、前記第２裏面に対向しかつ前記第２半導体素子が搭載された第２リードと、前記制御素子が搭載された第３リードと、を含んでおり、
前記第１リードと前記第２リードとは、前記厚さ方向に直交する第１方向に見て、互いに重なり、
前記第３リードは、前記厚さ方向および前記第１方向の両方に直交する第２方向に見て、前記第１リードおよび前記第２リードの両方に重なり、
前記第１リードは、前記第１半導体素子が接合された第１ダイパッド部、および、前記第２接続部材の他端が接合された第１ボンディング部を含んでおり、
前記第１ボンディング部は、前記厚さ方向に見て、前記第１半導体素子と前記第２半導体素子との間に位置し、
前記第３接続部材の他端は、前記第１ボンディング部に接合されている、
ことを特徴とする半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記第１ゲート電極は、前記第１方向において、前記第２半導体素子から遠い端縁部に配置され、
前記第２ゲート電極は、前記第１方向において、前記第１半導体素子から遠い端縁部に配置されている、
請求項１に記載の半導体装置。
【請求項３】
前記第１ドレイン電極および前記第１ソース電極は、ともに前記第１方向に延びる帯状であり、かつ、前記第２方向に並んでいる、
請求項２に記載の半導体装置。
【請求項４】
前記第２ドレイン電極および前記第２ソース電極は、ともに前記第１方向に延びる帯状であり、かつ、前記第２方向に並んでいる、
請求項３に記載の半導体装置。
【請求項５】
一端が前記第１ドレイン電極に接合された第１接続部材をさらに備えており、
前記複数のリードは、前記第１接続部材の他端が接合された第４リードをさらに含み、
前記第４リードは、前記第１方向に見て、前記第１リードおよび前記第２リードの両方に重なり、かつ、前記第１方向において、前記第１リードを挟んで前記第２リードの反対側に位置する、
請求項４に記載の半導体装置。
【請求項６】
前記第１ダイパッド部と前記第１ボンディング部とは、一体的に形成されている、
請求項５に記載の半導体装置。
【請求項７】
一端が前記第２ソース電極に接合された第４接続部材をさらに備えており、
前記第２リードは、前記第２半導体素子が接合された第２ダイパッド部、および、前記第４接続部材の他端が接合された第２ボンディング部を含んでおり、
前記第２ダイパッド部は、前記厚さ方向に見て、前記第２ボンディング部よりも前記第１ダイパッド部に近い、
請求項６に記載の半導体装置。
【請求項８】
前記第２ダイパッド部と前記第２ボンディング部とは一体的に形成されている、
請求項７に記載の半導体装置。
【請求項９】
一端が前記制御素子に接合された第５接続部材をさらに備えており、
前記第５接続部材の他端は、前記第１ボンディング部に接合されている、
請求項７または請求項８に記載の半導体装置。
【請求項１０】
前記第５接続部材の前記他端は、前記第１方向において前記第２接続部材の前記他端と、前記第３接続部材の前記他端との間に接合されている、
請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、複数の半導体素子を搭載した半導体装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
従来、複数の半導体素子を１つの樹脂部材でモールドした半導体装置が知られている。当該半導体装置は、システムインパッケージと呼ばれる。特許文献１には、２つのスイッチング素子と制御用ＩＣとを１パッケージ化した半導体装置が開示されている。制御用ＩＣは、各スイッチング素子を制御する半導体素子である。各スイッチング素子は、制御用ＩＣからの信号に応じて、スイッチング動作を行う。このような半導体装置は、たとえば電子機器などの回路基板に実装され、ＤＣ／ＤＣコンバータなどの電源回路に用いられている。
【先行技術文献】
【特許文献】
【０００３】
特開２００３－２１８３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、電子機器の省エネルギー化・高性能化に伴い、半導体装置は、消費電力の低減やスイッチング動作の応答性の向上などが求められている。消費電力の低減やスイッチング動作の応答性の向上を図る上で、寄生インダクタンスの低減や寄生抵抗の低減が有効である。
【０００５】
本開示は、上記事情に鑑みて考え出されたものであり、その目的は、複数の半導体素子が１パッケージ化された半導体装置であって、寄生インダクタンスの低減や寄生抵抗の低減を図った半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本開示によって提供される半導体装置は、厚さ方向に離間した第１主面および第１裏面を有し、前記第１主面に第１ドレイン電極、第１ソース電極および第１ゲート電極が配置された第１半導体素子と、前記厚さ方向に離間した第２主面および第２裏面を有し、前記第２主面に第２ドレイン電極、第２ソース電極および第２ゲート電極が配置された第２半導体素子と、前記第１ゲート電極および前記第２ゲート電極に導通する制御素子と、互いに離間した複数のリードを含むリードフレームと、を備えており、前記複数のリードは、前記第１裏面に対向しかつ前記第１半導体素子が搭載された第１リードと、前記第２裏面に対向しかつ前記第２半導体素子が搭載された第２リードと、前記制御素子が搭載された第３リードと、を含んでおり、前記第１リードと前記第２リードとは、前記厚さ方向に直交する第１方向に見て、互いに重なり、前記第３リードは、前記厚さ方向および前記第１方向の両方に直交する第２方向に見て、前記第１リードおよび前記第２リードの両方に重なることを特徴とする。
【発明の効果】
【０００７】
本開示の半導体装置によれば、複数の半導体素子と制御素子とが１パッケージ化された半導体装置において、寄生インダクタンスや寄生抵抗を低減させることができる。
【図面の簡単な説明】
【０００８】
第１実施形態にかかる半導体装置を示す斜視図である。
第１実施形態にかかる半導体装置を示す平面図である。
第１実施形態にかかる半導体装置を示す底面図である。
図２のＩＶ－ＩＶ線に沿う断面図である。
図２のＶ－Ｖ線に沿う断面図である。
図２のＶＩ－ＶＩ線に沿う断面図である。
第１実施形態にかかる半導体素子を示す回路構成図である。
第２実施形態にかかる半導体装置を示す平面図である。
第３実施形態にかかる半導体装置を示す平面図である。
図９のＸ－Ｘ線に沿う断面図である。
第３実施形態の変形例にかかる半導体装置を示す断面図である。
第４実施形態にかかる半導体装置を示す平面図である。
変形例にかかる半導体装置を示す斜視図である。
変形例にかかる半導体装置を示す底面図である。
【発明を実施するための形態】
【０００９】
本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。なお、同一あるいは類似の構成要素には、同じ符号を付して、その説明を省略する。
【００１０】
本開示において、「ある物Ａがある物Ｂにある方向に見て重なる」とは、特段の断りのない限り、「ある方向に見て、ある物Ａがある物Ｂのすべてに重なること」、および、「ある方向に見て、ある物Ａがある物Ｂの一部に重なること」を含む。また、本開示における「第１」、「第２」、「第３」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。
（【００１１】以降は省略されています）

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