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公開番号2025096976
公報種別公開特許公報(A)
公開日2025-06-30
出願番号2023213010
出願日2023-12-18
発明の名称半導体装置およびその製造方法
出願人ルネサスエレクトロニクス株式会社
代理人弁理士法人筒井国際特許事務所
主分類H10D 30/65 20250101AFI20250623BHJP()
要約【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板上にゲート絶縁膜を介してゲート電極GEが形成され、半導体基板内にn型ドリフト領域とp型ウエル領域が形成されている。n型ドリフト領域内にn型ドレイン領域DR1,DR2が形成され、p型ウエル領域内にn型ソース領域SRとn型半導体領域EXが形成されている。n型半導体領域EXの不純物濃度は、n型ソース領域SRの不純物濃度よりも低い。ゲート電極GEは、Y方向にそれぞれ延在するn型のゲート電極部GE1,GE2と、ゲート電極部GE1とゲート電極部GE2を連結するp型のゲート連結部GECとを有する。平面視において、ゲート電極部GE1とゲート電極部GE2の間にn型ソース領域SRが配置されている。平面視において、n型半導体領域EXは、ゲート電極部GE1の側面S2とゲート連結部GECの側面S5とゲート電極部GE2の側面S3に沿うように形成されている。
【選択図】図4
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板の主面上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板内に形成された第１導電型のドリフト領域と、
前記半導体基板内に形成された、前記第１導電型とは反対の第２導電型のウエル領域と、
前記ドリフト領域内に形成され、かつ、前記ドリフト領域よりも高い不純物濃度を有する前記第１導電型の第１ドレイン領域と、
前記ドリフト領域内に形成され、かつ、前記ドリフト領域よりも高い不純物濃度を有する前記第１導電型の第２ドレイン領域と、
前記ウエル領域内に形成された前記第１導電型の第１半導体領域と、
前記ウエル領域内に形成され、かつ、前記第１半導体領域よりも高い不純物濃度を有する前記第１導電型の少なくとも１つのソース領域と、
を含み、
前記ゲート電極は、
第１方向に延在する前記第１導電型の第１ゲート電極部と、
前記第１方向に延在し、かつ前記第１方向に直交する第２方向において前記第１ゲート電極部と離隔している前記第１導電型の第２ゲート電極部と、
前記第１ゲート電極部と前記第２ゲート電極部とを連結する前記第２導電型のゲート連結部と、
を有し、
平面視において、前記第１ドレイン領域と前記第２ドレイン領域は、前記第２方向に互いに離隔され、
平面視において、前記第１ドレイン領域と前記第２ドレイン領域との間に、前記第１ゲート電極部と前記第２ゲート電極部が配置され、
平面視において、前記第１ゲート電極部と前記第２ゲート電極部との間に、前記少なくとも１つのソース領域が配置され、
平面視において、前記ウエル領域は前記ドリフト領域に囲まれており、
平面視において、前記第１ゲート電極部の一部と前記第２ゲート電極部の一部と前記ゲート連結部の一部は前記ウエル領域と重なり、
平面視において、前記第１ゲート電極部の他の一部と前記第２ゲート電極部の他の一部と前記ゲート連結部の他の一部は前記ドリフト領域と重なり、
前記第１ゲート電極部は、前記第２ゲート電極部に対向する第１側面を有し、
前記第２ゲート電極部は、前記第１ゲート電極部に対向する第２側面を有し、
前記ゲート連結部は、前記第１側面および前記第２側面と交差する第３側面を有し、
平面視において、前記第１半導体領域は、前記第１ゲート電極部の前記第１側面と、前記ゲート連結部の前記第３側面と、前記第２ゲート電極部の前記第２側面とに沿うように形成されている、半導体装置。
続きを表示（約 2,200 文字）【請求項２】
請求項１記載の半導体装置において、
前記第１ゲート電極部は、前記第１導電型のシリコンからなり、
前記第２ゲート電極部は、前記第１導電型のシリコンからなり、
前記ゲート連結部は、前記第２導電型のシリコンからなる、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１導電型はｎ型であり、
前記第２導電型はｐ型である、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第１ゲート電極部と前記ゲート連結部と前記第２ゲート電極部は、一体的に形成されている、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記少なくとも１つのソース領域は、前記第１ゲート電極部の前記第１側面に沿う前記第１半導体領域と、前記第２ゲート電極部の前記２側面に沿う前記第１半導体領域とに接する、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第２導電型の複数の第２半導体領域を含み、
前記少なくとも１つのソース領域は、複数のソース領域を有し、
平面視において、前記第１ゲート電極部と前記第２ゲート電極部との間に、前記複数のソース領域と前記複数の第２半導体領域が、前記第１方向に交互に配置されている、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記ゲート連結部の前記第３側面に沿う前記第１半導体領域は、前記複数の第２半導体領域のうちのいずれかと接している、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記ゲート連結部の下の前記ウエル領域の不純物濃度は、前記第１ゲート電極部の下の前記ウエル領域の不純物濃度よりも低く、かつ、前記第２ゲート電極部の下の前記ウエル領域の不純物濃度よりも低い、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記第１ゲート電極部の前記第１側面と前記第２ゲート電極部の前記第２側面は、それぞれ前記第１方向に平行であり、
前記ゲート連結部の前記第３側面は、前記第２方向に平行である、半導体装置。
【請求項１０】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板内に第１導電型のドリフト領域を形成する工程、
（ｃ）前記半導体基板の主面上にゲート絶縁膜を介してシリコン膜を形成する工程、
（ｄ）前記シリコン膜をエッチングすることにより、前記シリコン膜内に開口部を形成する工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板内に、平面視において前記開口部を内包するように、前記第１導電型とは反対の第２導電型のウエル領域を形成する工程、
（ｆ）前記（ｄ）工程の後、前記半導体基板内に、平面視において前記開口部と重なるように、前記第１導電型の第１半導体領域を形成する工程、
（ｇ）前記（ｅ）工程および前記（ｆ）工程の後、前記シリコン膜をエッチングすることにより、ゲート電極を形成する工程、
（ｈ）前記ゲート電極の側面上にサイドウォールスペーサを形成する工程、
（ｉ）前記（ｈ）工程の後、前記ドリフト領域内に、前記ドリフト領域よりも高い不純物濃度を有する前記第１導電型の第１ドレイン領域および前記ドリフト領域よりも高い不純物濃度を有する第２ドレイン領域を形成し、前記ウエル領域内に、前記第１半導体領域よりも高い不純物濃度を有する前記第１導電型の少なくとも１つのソース領域を形成する工程、
を含み、
前記ゲート電極は、
第１方向に延在する前記第１導電型の第１ゲート電極部と、
前記第１方向に延在し、かつ前記第１方向に直交する第２方向において前記第１ゲート電極部と離隔している前記第１導電型の第２ゲート電極部と、
前記第１ゲート電極部と前記第２ゲート電極部とを連結する前記第２導電型のゲート連結部と、
を有し、
平面視において、前記第１ドレイン領域と前記第２ドレイン領域は、前記第２方向に互いに離隔し、
平面視において、前記第１ドレイン領域と前記第２ドレイン領域との間に、前記第１ゲート電極部と前記第２ゲート電極部が位置し、
平面視において、前記第１ゲート電極部と前記第２ゲート電極部との間に、前記少なくとも１つのソース領域が位置し、
平面視において、前記第１ゲート電極部の一部と前記第２ゲート電極部の一部と前記ゲート連結部の一部は前記ウエル領域と重なり、
平面視において、前記第１ゲート電極部の他の一部と前記第２ゲート電極部の他の一部と前記ゲート連結部の他の一部は前記ドリフト領域と重なり、
前記第１ゲート電極部は、前記第２ゲート電極部に対向する第１側面を有し、
前記第２ゲート電極部は、前記第１ゲート電極部に対向する第２側面を有し、
前記ゲート連結部は、前記第１側面および前記第２側面と交差する第３側面を有し、
前記第１側面と前記第２側面と前記第３側面は、前記開口部の側面の一部を構成する、半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、ＭＯＳＦＥＴを有する半導体装置およびその製造方法に好適に利用できる。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
インバータ回路などの電力変換回路において、例えばＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor)などの電力スイッチング素子が用いられる。電力スイッチング素子は半導体基板上に形成される。
【０００３】
特許文献１（特開２０１９－４６８７５号公報）に、ＬＤＭＯＳＦＥＴを有する半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
特開２０１９－４６８７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＭＯＳＦＥＴを有する半導体装置の性能を向上させることが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、半導体基板の主面上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板内に形成された第１導電型のドリフト領域および第２導電型のウエル領域と、前記ドリフト領域内に形成された前記第１導電型の第１ドレイン領域および第２ドレイン領域とを含む。半導体装置は、前記ウエル領域内に形成された前記第１導電型のソース領域およびＬＤＤ領域を更に含む。前記ゲート電極は、第１方向にそれぞれ延在する前記第１導電型の第１ゲート電極部および第２ゲート電極部と、前記第１ゲート電極部と前記第２ゲート電極部とを連結する前記第２導電型のゲート連結部とを有する。平面視において、前記第１ゲート電極部と前記第２ゲート電極部と前記ゲート連結部のそれぞれの一部は前記ウエル領域と重なり、前記第１ゲート電極部と前記第２ゲート電極部と前記ゲート連結部のそれぞれの他の一部は前記ドリフト領域と重なる。平面視において、前記ＬＤＤ領域は、前記第１ゲート電極部と前記ゲート連結部と前記第２ゲート電極部とに沿うように形成されている。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【０００９】
実施の形態１の半導体装置の要部断面図である。
実施の形態１の半導体装置の要部断面図である。
実施の形態１の半導体装置の要部断面図である。
実施の形態１の半導体装置の要部平面図である。
実施の形態１の半導体装置の要部平面図である。
実施の形態１の半導体装置の要部平面図である。
実施の形態１の半導体装置の製造工程中の要部断面図である。
図７に続く半導体装置の製造工程中の要部断面図である。
図８と同じ半導体装置の製造工程中の要部断面図である。
図８に続く半導体装置の製造工程中の要部断面図である。
図１０と同じ半導体装置の製造工程中の要部断面図である。
図１０に続く半導体装置の製造工程中の要部断面図である。
図１２と同じ半導体装置の製造工程中の要部断面図である。
図１０に続く半導体装置の製造工程中の要部平面図である。
図１２に続く半導体装置の製造工程中の要部断面図である。
図１５と同じ半導体装置の製造工程中の要部断面図である。
図１５に続く半導体装置の製造工程中の要部断面図である。
図１７と同じ半導体装置の製造工程中の要部断面図である。
図１７に続く半導体装置の製造工程中の要部断面図である。
図１９と同じ半導体装置の製造工程中の要部断面図である。
図１９に続く半導体装置の製造工程中の要部断面図である。
図２１と同じ半導体装置の製造工程中の要部断面図である。
図２１に続く半導体装置の製造工程中の要部断面図である。
図２３と同じ半導体装置の製造工程中の要部断面図である。
図２３に続く半導体装置の製造工程中の要部断面図である。
図２５と同じ半導体装置の製造工程中の要部断面図である。
図２５に続く半導体装置の製造工程中の要部断面図である。
図２７と同じ半導体装置の製造工程中の要部断面図である。
検討例の課題を説明するための説明図である。
検討例の課題を説明するための説明図である。
実施の形態２の半導体装置の製造工程中の要部断面図である。
実施の形態２の半導体装置の製造工程中の要部平面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
（【００１１】以降は省略されています）

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