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公開番号2025105099
公報種別公開特許公報(A)
公開日2025-07-10
出願番号2023223404
出願日2023-12-28
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類G11C 7/10 20060101AFI20250703BHJP(情報記憶)
要約【課題】ODT機能を有する出力バッファのキャリブレーションを不要としながらも安定したデータ入出力を可能とする半導体装置を提供する。
【解決手段】この係る半導体装置は、データを入出力する入出力パッドと、前記入出力パッドからの入力データ信号を一時保持する入力バッファと、前記入出力パッドに出力される出力データ信号を一時保持するよう構成されるとともに、データの出力のために使用されない期間において終端抵抗を構成する出力バッファと、前記出力バッファと同一の構成を有するレプリカ回路と、前記レプリカ回路が出力する第1基準電圧と、電源電圧に基づく第2基準電圧とを選択的に前記入力バッファに閾値電圧として供給する切替回路とを備える。
【選択図】図1
特許請求の範囲【請求項１】
データを入出力する入出力パッドと、
前記入出力パッドからの入力データ信号を一時保持する入力バッファと、
前記入出力パッドに出力される出力データ信号を一時保持するよう構成されるとともに、データの出力のために使用されない期間において終端抵抗を構成する出力バッファと、
前記出力バッファと同一の構成を有するレプリカ回路と、
前記レプリカ回路が出力する第１基準電圧と、電源電圧に基づく第２基準電圧とを選択的に前記入力バッファに閾値電圧として供給する切替回路と
を備えることを特徴とする半導体装置。
続きを表示（約 250 文字）【請求項２】
前記出力バッファに向けて調整信号を出力して、前記出力バッファのプルアップ抵抗及びプルダウン抵抗を調整する出力バッファ調整制御回路を更に備える、請求項１に記載の半導体装置。
【請求項３】
前記出力バッファは、第１電源端子と第２電源端子との間に直列接続される第１トランジスタ、前記プルアップ抵抗、前記プルダウン抵抗、及び第２トランジスタを備え、前記プルアップ抵抗又は前記プルダウン抵抗の抵抗値が前記出力バッファ調整制御回路により調整される、請求項２に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）のように、大規模な半導体集積回路に入出力パッドを介してデータを入出力する半導体装置においては、出力バッファが開放端となって信号の反射を生じさせ、信号品質を低下させることが知られている。そこで、書き込み動作時において不使用とされる出力バッファを終端抵抗として機能させることにより、信号の反射を抑制する技術（オンダイターミネーション（On-Die Termination、ＯＤＴ））が広く知られている。ＯＤＴを用いることで、マザーボード上に終端抵抗器を設ける必要がなくなり、半導体装置における部品点数を削減することができるとともに、信号の反射をより効果的に防止することができることから、外部バス上の信号品質を高めることが可能となる。
【０００３】
通信品質の維持のためには、ＯＤＴ機能を有する出力バッファのキャリブレーションが必要となる。例えば、外付け抵抗などを参照するキャリブレーション機構を別途搭載し、参照データに基づいて出力バッファのキャリブレーションを実行する。これにより、回路やシステムの製造条件・使用条件が変動した場合でも、出力バッファの出力特性を一定なものにすることができる。しかし、キャリブレーションをＤＲＡＭの起動時に実施すると、起動時間が増大し、ＤＲＡＭの動作性能が低下するという問題がある。ＤＲＡＭ以外の半導体装置においても同様の問題が生じ得る。
【先行技術文献】
【特許文献】
【０００４】
特開２０１５－０３５２４１号公報
【発明の概要】
【０００５】
本発明は、ＯＤＴ機能を有する出力バッファのキャリブレーションを不要としながらも安定したデータ入出力を可能とする半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、データを入出力する入出力パッドと、前記入出力パッドからの入力データ信号を一時保持する入力バッファと、前記入出力パッドに出力される出力データ信号を一時保持するよう構成されるとともに、データの出力のために使用されない期間において終端抵抗を構成する出力バッファと、前記出力バッファと同一の構成を有するレプリカ回路と、前記レプリカ回路が出力する第１基準電圧と、電源電圧に基づく第２基準電圧とを選択的に前記入力バッファに閾値電圧として供給する切替回路とを備えることを特徴とする。
【０００７】
本発明によれば、ＯＤＴ機能を有する出力バッファのキャリブレーションを不要としながらも安定したデータ入出力を可能とする半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
第１の実施の形態に係る半導体装置（ＤＲＡＭ１０）を説明するブロック図である。
切替回路１６の回路構成の一例を説明する回路図である。
比較例の動作を説明する概略図である。
比較例の動作を説明する概略図である。
第１の実施の形態のＤＲＡＭ１０の動作を説明する概略図である。
第１の実施の形態のＤＲＡＭ１０の動作を説明する概略図である。
第２の実施の形態に係る半導体装置（ＤＲＡＭ１０）を説明するブロック図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明を実施するための各実施の形態について説明する。同一又は類似の部分には、同一又は類似の符号を付して重複する説明を省略する。なお、各種平面図や断面図は、理解の容易のために、水平面及び断面において実際の製品とは異なる寸法比で描かれることがあり得る。また、平面図と断面図において、理解の容易及び図示の容易化のため、互いに異なる寸法比で図示されることがあり得る。
【００１０】
［第１の実施の形態］
まず、図１を参照して、第１の実施の形態に係る半導体装置を説明する。この半導体装置は、一例としてダイナミックランダムアクセスメモリ（Dynamic Random Access Memory(ＤＲＡＭ)）１０である。ＤＲＡＭ１０は、メモリコア１１と、入力バッファ１２と、出力バッファ１３と、ＯＤＴ制御回路１４と、レプリカ回路１５と、切替回路１６と、入出力バッドＴｄとから大略構成されている。ＤＲＡＭ１０は、複数の入出力パッドＴｄを備えるとともに、入出力パッドＴｄ毎に入力バッファ１２と出力バッファ１３を備えているが、図１では、図示の簡略化のため、入出力バッドＴｄ、入力バッファ１２及び出力バッファ１３をそれぞれ１つのみ図示している。また、図１に示される要素１１～１６は、単一のチップ上に集積的に形成されてもよいし、複数のチップに分割して形成されるものであってもよい。以下では、ＤＲＡＭを例にして説明するが、ＤＲＡＭ以外の半導体装置においても、以下の実施の形態で説明する構成は採用可能である。
（【００１１】以降は省略されています）

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