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公開番号2025113503
公報種別公開特許公報(A)
公開日2025-08-01
出願番号2025091046,2022579220
出願日2025-05-30,2021-02-03
発明の名称位相補間回路、受信回路、及び半導体集積回路
出願人株式会社ソシオネクスト
代理人個人
主分類H03K 5/00 20060101AFI20250725BHJP(基本電子回路)
要約【課題】位相補間コードに対する位相のずれを抑制した出力クロック信号を生成する位相補間回路を提供する。
【解決手段】第1の位相差を有する第1及び第2の差動入力クロック信号に基づいて、電流制御コードに応じた位相を有する差動出力クロック信号を生成する位相補間回路は、第1の電流制御コードに応じて第1の差動入力クロック信号に基づいて第1の差動中間電流を生成する第1の生成回路と、第2の電流制御コードに応じて第2の差動入力クロック信号に基づいて第2の差動中間電流を生成する第2の生成回路と、第1及び第2の差動中間電流を合成し差動出力クロック信号を生成する合成回路と、第1の位相差のずれ量に応じて設定される補正コードに応じた補正電流に基づいて、第1及び第2の差動中間電流の電流量を補正する補正回路と、補正電流に応じて差動出力クロック信号のコモンモード電圧を補正するコモンモード電圧補正回路とを有する。
【選択図】図20
特許請求の範囲【請求項１】
第１の位相差を有する第１の差動入力クロック信号と第２の差動入力クロック信号とに基づいて、第１の電流制御コード及び第２の電流制御コードに応じた位相を有する差動出力クロック信号を生成する位相補間回路であって、
前記第１の電流制御コードに応じて前記第１の差動入力クロック信号に基づいて第１の差動中間電流を生成する第１の生成回路と、
前記第２の電流制御コードに応じて前記第２の差動入力クロック信号に基づいて第２の差動中間電流を生成する第２の生成回路と、
前記第１の差動中間電流と前記第２の差動中間電流とを合成し前記差動出力クロック信号を生成する合成回路と、
少なくとも前記第１の位相差の所定値からのずれ量に応じて設定される補正コードに応じて生成される補正電流に基づいて、前記第１の差動中間電流及び前記第２の差動中間電流の少なくとも一方の電流量を補正する補正回路と、
前記補正電流に応じて前記差動出力クロック信号におけるコモンモード電圧を補正するコモンモード電圧補正回路と
を有することを特徴とする位相補間回路。
続きを表示（約 1,100 文字）【請求項２】
前記コモンモード電圧補正回路は、前記補正電流に応じた前記コモンモード電圧の変動を抑制することを特徴とする請求項１に記載の位相補間回路。
【請求項３】
前記コモンモード電圧補正回路は、前記補正電流によらず、前記位相補間回路に流れる電流の総和を一定とすることを特徴とする請求項２に記載の位相補間回路。
【請求項４】
前記コモンモード電圧補正回路は、前記補正コードに応じた前記コモンモード電圧の変動を抑制することを特徴とする請求項２に記載の位相補間回路。
【請求項５】
前記コモンモード電圧補正回路は、前記補正コードと前記第１の電流制御コード及び前記第２の電流制御コードの少なくとも一方とに応じた前記コモンモード電圧の変動を抑制することを特徴とする請求項２に記載の位相補間回路。
【請求項６】
前記第１の生成回路は、前記第１の電流制御コードに応じた第１及び第４のゲート電圧がゲートにそれぞれ供給され、電流源として動作する第１及び第４のトランジスタを有し、
前記第２の生成回路は、前記第２の電流制御コードに応じた第２及び第５のゲート電圧がゲートにそれぞれ供給され、電流源として動作する第２及び第５のトランジスタを有し、
前記補正回路は、前記補正コードに応じた第３及び第６のゲート電圧がゲートにそれぞれ供給され、電流源として動作する第３及び第６のトランジスタを有することを特徴とする請求項１～５の何れか１項に記載の位相補間回路。
【請求項７】
前記補正回路は、前記補正コードと前記第１の電流制御コード及び前記第２の電流制御コードの少なくとも一方とに応じて前記補正電流を生成することにより、前記電流量を補正することを特徴とする請求項１～６の何れか１項に記載の位相補間回路。
【請求項８】
前記補正コードは、前記第１の位相差の所定値からのずれ量に応じた固定値に設定されることを特徴とする請求項７に記載の位相補間回路。
【請求項９】
前記補正コードは、前記第１の位相差の所定値からのずれ量と前記第１の電流制御コード及び前記第２の電流制御コードの少なくとも一方とに応じた値に設定されることを特徴とする請求項７に記載の位相補間回路。
【請求項１０】
前記補正コードと前記第１の電流制御コード及び前記第２の電流制御コードの少なくとも一方とに基づいて前記第３及び第６のゲート電圧を生成して、前記第３及び第６のトランジスタのゲートに供給するゲート電圧制御回路をさらに有することを特徴とする請求項６に記載の位相補間回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、位相補間回路、受信回路、及び半導体集積回路に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
シリアライザ／デシリアライザ（ＳｅｒＤｅｓ：Serializer／Deserializer）のデシリアライザの受信回路は、高速な受信信号からクロック信号に基づいてデータを取得する。受信信号からデータを適切に取得できるようクロック信号の位相を調整するために、複数の入力クロック信号から所望の位相を有する出力クロック信号を生成する位相補間（ＰＩ：Phase Interpolator）回路がある。位相補間回路は、受信回路において用いられるクロックデータリカバリ（ＣＤＲ：Clock Data Recovery）回路の位相調整回路として使用される。
【０００３】
例えば、デシリアライザの受信回路では、図１６に示すように、位相補間回路１６０１から出力される第１の出力クロック信号ＩＣＫＯを用いて比較器（コンパレータ）１６０４が受信信号ＤＴＩＮからデータＤＴを取得し、位相補間回路１６０１から出力される第２の出力クロック信号ＱＣＫＯを用いて比較器（コンパレータ）１６０５が受信信号ＤＴＩＮからバウンダリＢＤを取得する。第１の出力クロック信号ＩＣＫＯと第２の出力クロック信号ＱＣＫＯとは、所定の位相差（略９０度）を有している。
【０００４】
位相補間回路１６０１は、入力クロック信号ＩＣＫＩ、ＱＣＫＩに基づいて、入力される位相補間（ＰＩ）コードに応じた位相を有する出力クロック信号ＩＣＫＯ、ＱＣＫＯをそれぞれ生成する。位相補間回路１６０１は、第１の出力クロック信号ＩＣＫＯを生成する位相補間回路１６０２と、第２の出力クロック信号ＱＣＫＯを生成する位相補間回路１６０３とを有する。位相補間回路１６０２、１６０３は、ＰＩコードに基づいて入力クロック信号ＩＣＫＩ、ＱＣＫＩを重み付けして合成することにより出力クロック信号ＩＣＫＯ、ＱＣＫＯをそれぞれ生成する。
【０００５】
従来の位相補間回路１６０２、１６０３の構成例を図１７に示す（例えば、特許文献１参照）。トランジスタ１７１１、１７２２、１７３１、１７４２のドレインは、抵抗１７０１を介して電源ＶＤＤに接続される。トランジスタ１７１１、１７２２、１７３１、１７４２のドレインは、出力端ＯＵＴＰに接続される。また、トランジスタ１７１２、１７２１、１７３２、１７４１のドレインは、抵抗１７０２を介して電源ＶＤＤに接続される。トランジスタ１７１２、１７２１、１７３２、１７４１のドレインは、出力端ＯＵＴＮに接続される。
【０００６】
トランジスタ１７１１、１７２１のゲートには入力クロック信号ＩＣＫＩＰが入力され、トランジスタ１７１２、１７２２のゲートには入力クロック信号ＩＣＫＩＰに対して逆相の入力クロック信号ＩＣＫＩＮが入力される。また、トランジスタ１７３１、１７４１のゲートには入力クロック信号ＩＣＫＩＰと所定の位相差を有する入力クロック信号ＱＣＫＩＰが入力され、トランジスタ１７３２、１７４２のゲートには入力クロック信号ＱＣＫＩＰに対して逆相の入力クロック信号ＱＣＫＩＮが入力される。入力クロック信号ＩＣＫＩＰ、ＩＣＫＩＮが、図１６に示した入力クロック信号ＩＣＫＩに相当し、入力クロック信号ＱＣＫＩＰ、ＱＣＫＩＮが、図１６に示した入力クロック信号ＱＣＫＩに相当する。
【０００７】
トランジスタ１７１３のドレインは、トランジスタ１７１１、１７１２のソースに接続され、トランジスタ１７２３のドレインは、トランジスタ１７２１、１７２２のソースに接続される。また、トランジスタ１７３３のドレインは、トランジスタ１７３１、１７３２のソースに接続され、トランジスタ１７４３のドレインは、トランジスタ１７４１、１７４２のソースに接続される。トランジスタ１７１３、１７２３、１７３３、１７４３のソースは接地される。
【０００８】
トランジスタ１７１３、１７２３のゲートには、ＰＩコードに応じてゲート電圧ＶＧＡＰ、ＶＧＡＮが印加され、トランジスタ１７３３、１７４３のゲートには、ＰＩコードに応じてゲート電圧ＶＧＢＰ、ＶＧＢＮが印加される。トランジスタ１７１３、１７２３、１７３３、１７４３は、ＰＩコードに応じて対応するトランジスタに電流を流す電流源として機能する。ＰＩコードに応じて、トランジスタ１７１３、１７２３の何れか一方のトランジスタ、及びトランジスタ１７３３、１７４３の何れか一方のトランジスタが、ＰＩコードに応じた電圧で駆動されることにより、入力クロック信号ＩＣＫＩＰ、ＩＣＫＩＮのうちの１つと、入力クロック信号ＱＣＫＩＰ、ＱＣＫＩＮのうちの１つとが重み付けして合成され出力クロック信号が生成される。
【０００９】
ここで、位相補間回路１６０１に入力される入力クロック信号ＩＣＫＩと入力クロック信号ＱＣＫＩとの位相差にずれ（スキューミスマッチ）があると、出力される出力クロック信号ＩＣＫＯと出力クロック信号ＱＣＫＯとの間にも位相差のずれが生じる。出力クロック信号ＩＣＫＯ、ＱＣＫＯのそれぞれの位相は、図１８に一例を示すように、破線で示したようにＰＩコードに応じて線形的に変化し、ＰＩコードにかかわらず一定の位相差を有することが好ましいが、実線１８０１、１８０２で示したように変化し、ＰＩコードに応じて位相差のずれが生じてしまう。このようにＰＩコードに応じて出力クロック信号ＩＣＫＯと出力クロック信号ＱＣＫＯと位相差が変わると、出力クロック信号ＩＣＫＯ、ＱＣＫＯを使用する回路のタイミングマージンを減らすことになり、高速動作を妨げる要因となる。
【００１０】
これを回避する方法として、図１９に示すように、位相補間回路１６０１の前段に、位相補間回路１６０１と同様の機能を有する入力クロック補正回路１９０１を設け、その内部回路１９０２、１９０３により、入力クロック信号ＩＣＫＩ、ＱＣＫＩに基づいて位相差のずれを補正したクロック信号を生成して位相補間回路１６０１に入力する方法がある。この方法は、高速な信号を伝送する回路を追加することになる。
【先行技術文献】
【特許文献】
（【００１１】以降は省略されています）

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