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公開番号2025114424
公報種別公開特許公報(A)
公開日2025-08-05
出願番号2024009101
出願日2024-01-24
発明の名称半導体メモリの構造とその動作法
出願人個人
代理人個人,個人
主分類H10B 12/00 20230101AFI20250729BHJP()
要約【課題】長時間データ保持が可能で大容量化が出来る、MOSトランジスタのみから成るDRAM及び製造方法を提供する。
【解決手段】メモリセルアレイ構造は、基板211から絶縁され水平に配置されたMOSトランジスタ群が垂直に多層積層され、各トランジスタ層間には絶縁膜が敷かれており、各MOSトランジスタが1つのメモリセルを形成し、各メモリセルには1つのシリコンチャンネル層とソース及びドレイン拡散層が置かれ、ソース拡散層205とドレイン拡散層204はそれぞれソース線とビット線が繋がり、1対のソース線208とビット線206、207は平行して伸び、更にゲート導体層は垂直柱で形成され、1つのMOSトランジスタにはチャンネル層を挟む様にゲート絶縁膜202を介して2つのゲート導体層201が配置され、1つのゲート導体層のゲート端はソース拡散層及びドレイン拡散層にまで延在しており、もう片方のゲート導体層は長さが短い。
【選択図】図1-1
特許請求の範囲【請求項１】
基板から絶縁され水平に配置されたＭＯＳトランジスタが２つ以上多層積層され、各トランジスタ層の間には絶縁膜が敷かれて絶縁され、各ＭＯＳトランジスタが1つのメモリセルを形成し、各メモリセルには１つのシリコンチャンネル層と、シリコンチャンネル層を挟む一対のN型ないしP型シリコンからなるソース拡散層とドレイン拡散層が置かれ、シリコンチャンネル層とソース拡散層とドレイン拡散層は段差が無いそれぞれ同じ厚みと成っており、ゲート絶縁膜とゲート導体層は各積層されたＭＯＳトランジスタ層で共有する様に垂直柱と成っており、最上層ＭＯＳトランジスタ層から最下層のＭＯＳトランジスタまで貫き、ゲート導体層はゲート絶縁膜層を間に介して各層のシリコンチャンネル層の側面と接しており、各シリコンチャンネル層内に或る電荷を蓄積するか否かでＭＯＳトランジスタの閾値を変える事が出来て、閾値の値を検知する事でデータ読み出しをする事を特徴とする半導体メモリ装置。
続きを表示（約 2,200 文字）【請求項２】
各層毎のソース拡散層はソース線に接続され、一方ドレイン拡散層はビット線に接続され、各層毎の対のソース線とビット線は平行に延び、多層に積層されたビット線はお互いに絶縁され、ソース線とビット線は複数のメモリセル群のソース拡散層とドレイン拡散層と接続され、ソース線とビット線はメモリセルアレイ端にて、各層毎のビット線とソース線を制御するカラムデコーダーに繋がる事を特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
MOSトランジスタのシリコンチャンネル層の、ソース拡散層とドレイン拡散層が配置されていない２側面を垂直柱の２つの異なる前記ゲート導体層が挟み、最上層のMOSトランジスタの上に層間絶縁膜が設けられ、２つの異なる垂直柱のゲート導体層は層間絶縁膜の上面にまで延在して、２つの異なるゲート配線層にそれぞれ接続され、２つのゲート配線層は前記ビット線と６０度から９０度の角度を付けた方向に対をなして平行に延び、２つのゲート配線層は複数のメモリセル群のゲートと接続し、メモリセルアレイ端にてゲート配線の電圧を制御するローデコーダーに繋がる事を特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
多層に積層されたMOSトランジスタのシリコンチャンネル層は前記２つのゲート導体層で挟まれるが、一方のゲート導体層であるメモリーゲートは間に前記ゲート絶縁膜を介して、ソース拡散層及びドレイン拡散層端にまで延在しており、他方のゲート導体層であるストレージゲートはゲート長がより短く、ソース拡散層及びドレイン拡散層端にまで延在して無い事を特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記ストレージゲートは、ゲート絶縁膜とは異なる垂直な柱状の絶縁膜がゲートとソース拡散層間に、又ゲートとドレイン拡散層の間に別々に2個配置される事により、ストレージゲートはゲート絶縁膜を間に介して直にソース拡散層及びドレイン拡散層と接し無い事を特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
各層のMOSトランジスタ層は1対のソース線とビット線を挟んで複数のメモリセルが1列に配置されており、隣り合う２つのメモリセルで１つの前記ストレージゲートを共有し、ストレージゲートを反転対称軸とするメモリセル構造を持ち、前記メモリーゲートが一対のメモリセルの両端に配置され、さらにその奥には別の1対のメモリセルが配置され、それらの隣り合うメモリーゲート間には垂直柱状の絶縁膜が挟めれており、互いに絶縁されている事を特徴とする請求項５で記載の半導体メモリ装置。
【請求項７】
各層のMOSトランジスタ層は1対のソース線とビット線を挟んで複数のメモリセルが1列に配置されており、隣り合う２つのメモリセルで異なる２つの前記ストレージゲートを持ち、２つのストレージゲート間に存する柱状の絶縁膜を反転対称軸とするメモリセル構造を持ち、前記メモリーゲートが一対のメモリセルの両端に配置され、さらにその奥には別の1対のメモリセルが配置され、それらの隣り合うメモリーゲート間には柱状の絶縁膜が挟めれており、互いに絶縁されている事を特徴とする請求項５で記載の半導体メモリ装置。
【請求項８】
前記メモリーゲートと前記ストレージゲート間で挟まれたシリコンチャンネル層の幅と請求項７で記載のゲート絶縁膜とは異なる柱状の絶縁膜とメモリーゲート間の幅の比は１．８対１から２．２対１の間と成っており、それぞれの幅は前者が１８から５５ナノメートルの範囲で、後者が8から３１ナノメートルの範囲である事を特徴とする請求項５で記載の半導体メモリ装置。
【請求項９】
ソース及びドレイン拡散層がＮ型シリコンである場合は、或るストレージゲートに繋がる全てのメモリセルに同時に“０”データを書き込むが、“０”データの書き込み動作中は選択されたメモリセルに繋がるストレージゲートには或る正電圧を、メモリーゲートにはストレージゲートより低い或る正電圧を、ビット線とソース線にはストレージゲートより更に低い電圧を与える事で、シリコンチャンネル層から正孔を除去し、ソース及びドレイン拡散層がP型シリコンである場合は、N型の場合の電圧の正負を逆にした電圧をビット線とメモリーゲート及びストレージゲートに印可する事でシリコンチャンネル層から電子を除去する事を特徴とする請求項４で記載の半導体メモリ装置。
【請求項１０】
ソース及びドレイン拡散層がＮ型シリコンである場合は、或るストレージゲートに繋がる全てのメモリセルに同時に“０”データを書き込むが、“０”データの書き込み動作中は選択されたメモリセルに繋がるストレージゲートには０．５Ｖから１．５Ｖの間の或る電圧を、メモリーゲートには０．２Ｖから０．８Ｖの間の或る電圧を、ビット線とソース線には０Ｖを与える事で、シリコンチャンネル層から正孔を除去し、ソース及びドレイン拡散層がP型シリコンである場合は、N型の場合の電圧の正負を逆にした電圧をビット線とメモリーゲート及びストレージゲートに印可する事でシリコンチャンネル層から電子を除去する事を特徴とする請求項４で記載の半導体メモリ装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体メモリ装置及び半導体メモリ装置の動作に関する。
続きを表示（約 5,800 文字）【背景技術】
【０００２】
近年ＬＳＩ（Large Scale Integration）に於いてメモリ素子の高集積化と高性能化が求められている。キャパシターを接続したＤＲＡＭ（Dynamic Random access Memory、例えば非特許文献１）はメモリセルを3次元的に積層する事が出来無いために、高集積化が困難と成っている。一方で絶縁膜上に形成されるシリコン膜（ＳＯＩ：Silicon On Insulator）を用いた1つのＭＯＳトランジスタを用いて、キャパシターを有しないDRAMセルを作る方法が従来提案されている（非特許文献２、３）。しかしデータ保持等に問題が有り、実用化に至っていない。
【０００３】
図１２―１にキャパシターを有しないDRAMセルの“１”書き込み動作を、図１２―２に“１”書き込み後のセルの状態を、図１２―３に“０”書き込み動作を示す。（非特許文献２参照）
図１２―１は“１”書込み動作を示している。ここで、メモリセルは、ＳＯＩ基板３００に形成され、ソース線ＳＬが接続されるソースＮ
＋
層３０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ
＋
層」と称し、アクセプター不純物を含む半導体領域を「Ｐ層」と称する。）、ビット線ＢＬが接続されるドレインＮ
＋
層３０４、ワード線ＷＬが接続されるゲート導電層３０５、ＭＯＳトランジスタ３１０―１のＰ層であるフローティングボディ（Floating Body）３０２により構成され、キャパシターを有さず、ＭＯＳトランジスタ３１０―１が１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ３０２直下には、ＳＯＩ基板のＳｉＯ2層３０１が接している。この１個のＭＯＳトランジスタ３１０―１で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ３１０―１を飽和領域で動作させる。すなわち、ソースＮ
＋
層３０３から延びる反転層３０７は、ビット線が接続しているドレインＮ
＋
層３０４までには到達していない。このようにドレインＮ
＋
層３０４に接続されたビット線ＢＬとゲート導電層３０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約２／３程度で、ＭＯＳトランジスタ３１０―１を動作させると、ドレインＮ
＋
層３０４近傍の反転層が存在しないピンチオフ点において、電界強度が最大となる。この結果、ソースＮ
＋
層３０３からドレインＮ
＋
層３０４に向かって流れる電子は加速され、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ
＋
層３０４に到達する。また、ごく一部の熱い電子は、ゲート酸化膜３０９を飛び越えて、ゲート導電層３０５に到達する。そして、同時に発生した正孔３０６は、フローティングボディ３０２を充電する。この場合、発生した正孔は、フローティングボディ３０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ３０２は、生成された正孔３０６で満たされ、フローティングボディ３０２の電圧がソースＮ
＋
層３０３よりもビルトインポテンシャル（Ｖｂ）以上に高くなると、さらに生成された正孔は、ソースＮ
＋
層１０３に放電する。ここで、Ｖｂは、ソースＮ
＋
層３０３とＰ層のフローティングボディ３０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図１２―２は、生成された正孔３０６でフローティングボディ３０２が飽和充電された様子を示している。
【０００４】
次に、図１２―３を用いて、メモリセル３１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル３１０―１と“０”書込みのメモリセル３１０―２が存在する。図１２―３は、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を－０．９Ｖ、ソース線ＳＬを０Ｖに、ワード線ＷＬに１Ｖを与える事で、ドレインＮ
＋
層１０４とＰ層のフローティングボディ３０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ３０２に予め前サイクルで生成された正孔３０６は、ビット線ＢＬに接続されたドレインＮ
＋
層３０４に流れる。書込み動作が終了すると、生成された正孔３０６で満たされたメモリセル３１０―１（図１２―２）と、生成された正孔が吐き出されたメモリセル３１０―２（図１２―３）の２つのメモリセルの状態が得られる。正孔３０６で満たされたメモリセル３１０―１のフローティングボディ３０２の電位は、生成された正孔がいないフローティングボディ３０２―２よりも高くなる。したがって、メモリセル３１０―１のしきい値電圧は、メモリセル３１０―２のしきい値電圧よりも低くなる。その様子を図１２―４に示す。
【０００５】
図１３に読出し動作を示す（非特許文献２参照）。図１３―１は、“０”書込み状態を、図１３―２は、“1”書込み状態を示している。ビット線ＢＬの電圧を正電圧（例えば０．２Ｖ）にして、ソースＮ
＋
層３０３を０Vに、ゲート導電層３０５に或る正バイアス（例えば０．８Ｖ）を与える。“０”書き込み状態と“１”書き込み状態で閾値が異なるため、図１３―３に示す様に読み出し時のセル電流（Icell）が両者で異なるのを検知して“１”、“０”判定する。
【０００６】
SOIを用いたメモリセルの問題点の１つはデータ書き込み後のデータ保持時間が短い事である（非特許文献２参照）。１例として “０”状態メモリセルのデータ保持特性の問題点を図１４で示す。先ず図１４―１にビット線を共有した上下2つのメモリセルを示す。上部セルに“０”書き込みをする場合、ビット線ＢＬに－０．９Ｖを与え、ソース線は０Ｖ、ワード線WLに１Vを与える。一方で下部セルは“０”書き込み非選択セルであり、ビット線が－０．９Ｖ、ソース線が０Ｖでもメモリトランジスタをオフ状態にする為ワード線には－１．５Ｖを与える。 “０”書き込み時に速やかに全非選択ワード線に－１．５Vを与える為に、メモリセルアレイが待機時（書き込み・読み出し動作に無い状態）にはビット線とソース線は０Ｖとし、ワード線には－１．５Ｖを定常的に与える。待機時にワード線には－１．５Ｖを与える事で、“１”状態のメモリセルではチャンネル部に蓄積された正孔がゲート直下に集まり、正孔と電子の再結合が抑制される為、正孔はチャンネル部に長く留まる事が出来る。よってデータ書き込み後１秒間の待機後にメモリセル読み出した場合、“１”状態のIcellは書き込み直後の物と比べ、殆ど変化しない。一方で“０”状態のメモリセルでは待機期間中に徐々にIcellが増えて行き、例えば待機時の温度が８５℃の場合は約１００ｍｓで凡そ“１”状態と同じになる。Icell（“１”）と Icell（“０”）の差が少なく成るとデータ誤読み出しする可能性が高くなるので、待機時間の上限は５０ｍｓ辺りとされる。しかし大規模ＬＳＩではメモリセル間のバラつきを考慮せねばならず待機時間の上限は更に下がると考えられる。データ保持能力が短いと頻繁にデータの再書き込みをせねばならず、又待機時の消費電流も上がってしまい、量産に適さない。
【０００７】
待機時に“０”セルの読み出し電流が上昇する理由を図１４―２に示す。ゲート３０５に－１．５Ｖの負電圧を印可するとソース３０３とチャンネル３０２との境界及びドレイン３０４とチャンネル３０２の境界に於いてゲート絶縁膜下のシリコン電界が高くなり、シリコンの耐圧破壊を起こし、電子・正孔対が生成される。生成された電子はソース及びドレインに吸収され、正孔がチャンネル部に蓄積されてIcellが増加して行く。
【先行技術文献】
【非特許文献】
【０００８】
H. Ishiuchi, T. Yoshida, H. Takato, K. Tomioka, K. Matsuo, H. Momose, S. Sawada, K. Yamazaki and K. Maeguchi: International Electron Devices Meeting, pp. 33-36 (1997)
T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory Design Using(a) One-Transistor Gain Cell on SOI,” IEEE Journal of Solid-State Circuits, Vol. 37, No. 11, pp. 1510-1522 (2002)
M. G. Ertosun, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electrons,” IEEE Device Letter, Vol. 31, No.5, pp. 405-407 (2010)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
キャパシターを無くしたMOSトランジスタ型のみから成るDRAMではデータ保持時間がキャパシターを用いたＤＡＲＭより短く、実用化が困難になっていた。又ＳＯＩ上のＭＯＳトランジスタは１つのメモリセルの面積が大きく大容量化が出来なかった。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明に係る半導体素子を用いたメモリ装置の製造方法は、基板から絶縁され水平に配置されたMOSトランジスタ群が垂直に多層積層され、各トランジスタ層の間には絶縁膜が敷かれて絶縁され、それぞれ水平に配置されたMOSトランジスタ群は厚みが数１０ナノメートルある。さらに各MOSトランジスタが1つのメモリセルを形成し、各メモリセルには１つのシリコンチャンネル層と、シリコンチャンネル層を挟む一対のソース拡散層とドレイン拡散層が置かれ、ソース拡散層にはメタル層であるソース線が繋がり、ドレイン拡散層にはメタル層であるビット線が繋がり、それぞれ同じ厚みと成っている。又１対のソース線とビット線は平行して長く伸び、同一水平面に存する多数メモリセルのソース拡散層及びドレイン拡散層と接続している。平面視した場合１対の細長いソース線とビット線が並列に長く伸びるが、同様のソース線とビット線対が複数平行に存して１つのセルアレイを構成する。又上下段のビット線同士は電気的に絶縁されていて独立に電圧をメモリセルアレイ端に有るカラムデコーダー内で与えられるが、1つのセルアレイ内のソース線は全て共通の電圧がカラムでコーダーより与えられる。さらにゲート導体層は平面視で同じ位置に有る最上層のMOSトランジスタから最下層のMOSトランジスタまで共有出来るように垂直柱で形成され、１つのMOSトランジスタにはシリコンチャンネル層を挟む様にゲート絶縁膜を介して2つのゲート導体層が配置される。つまり1つのメモリセルのチャンネル層は或る両端でソースとドレイン拡散層で挟まれ、9０度向きの異なるチャンネル層の両端がゲート絶縁膜を介して2つのゲート導体層で囲まれる。１つのゲート導体層のゲート端はゲート絶縁膜を挟んで、ソース拡散層及びドレイン拡散層にまで延在しており、MOSトランジスタをオン・オフ状態に変化させる役割を持ちメモリーゲートと有名付ける。他方のゲート導体層は長さが短く、両端がソース拡散層及びドレイン拡散層にまで延在せず、チャンネルに溜まった正孔を保持する役割を持ち、ストレージゲートと名付ける。ゲート絶縁膜とは異なる絶縁膜柱がストレージゲートとソース拡散層間に、又ストレージゲートとドレイン拡散層の間に別々に2個配置される事によりストレージゲートは直にソース拡散層及びドレイン拡散層と接する事は無い。絶縁膜柱の平面視した時の厚みはゲート絶縁膜より厚く、シリコンチャンネル層のメモリーゲートと直角な方向の幅は絶縁膜柱の有る２箇所では、絶縁膜柱の無い箇所より狭まっている。この絶縁膜柱はゲート導体層と同じく、平面視で同じ位置に有る最上層のMOSトランジスタから最下層のMOSトランジスタまで共有出来るように形成されている。最上層ＭＯＳトランジスタ層の上部には層間絶縁膜が敷かれメモリーゲートはその絶縁膜の上部にまで存してワード線と呼ばれるゲート配線に繋がり、ストレージゲートもその絶縁膜の上部にまで存してストレージゲート線と呼ばれるゲート配線に繋がる。この2つのゲート配線は平行に長く伸び、メモリセルアレイ端に有るローデコーダーに繋がる。2種類のゲート配線はビット線およびソース線とは直交しており、各メモリセルに存するメモリーゲート及びストレージゲートは全て直上に有るゲート配線に繋がっている。つまり複数の2種類のゲート配線は皆平行に延びローデコーダーに繋がり、それぞれのゲート配線は動作に応じ独立の電位が与えられる。
（【００１１】以降は省略されています）

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