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公開番号2025114645
公報種別公開特許公報(A)
公開日2025-08-05
出願番号2025074318,2024531350
出願日2025-04-28,2022-12-05
発明の名称独立してかつ同時に動作可能なメモリトランジスタのタイル配列を含むメモリ装置
出願人サンライズメモリーコーポレイション
代理人弁理士法人大島特許事務所
主分類G11C 29/00 20060101AFI20250729BHJP(情報記憶)
要約【課題】独立かつ同時に動作可能なメモリトランジスタのタイル配列を含むメモリ装置及び高帯域幅アクセスのためのマルチチャネル構成を有するメモリシステムを提供する。
【解決手段】メモリ装置において、メモリ回路の複数のタイルの各タイルは、モジュール制御回路に電気的に接続され、モジュール制御回路によって動作される物理的に分離されたメモリアレイを含む。メモリアレイは、ストレージトランジスタの複数のメモリページに構成されたストレージトランジスタの3次元アレイを有し、各ストレージトランジスタは、ワード線及びビット線によってアクセスされる。各タイルは、タイルに対して指定されたメモリアクセスコマンドに応答して、メモリアレイ内のストレージトランジスタのメモリページ単位でメモリ動作を実行するために、関連するモジュール制御回路によって個別にアドレス指定され、互いに独立して動作する。
【選択図】図7
特許請求の範囲【請求項１】
メモリ装置であって、
メモリ回路の複数のタイルであって、前記各タイルは、モジュール制御回路に電気的に接続され、前記モジュール制御回路によって動作される、物理的に分離されたストレージトランジスタのアレイであるメモリアレイを含み、前記メモリアレイは、前記ストレージトランジスタの複数のメモリページに構成されたストレージトランジスタの３次元アレイを有し、前記各ストレージトランジスタは、ワード線及びビット線によってアクセスされ、前記モジュール制御回路は、前記メモリアレイと通信して、前記ストレージトランジスタの１以上のメモリページ上でメモリ動作を実行する、該タイルを備え、
前記各タイルは、前記タイルに対して指定されたメモリアクセスコマンドに応答して、前記メモリアレイ内の前記ストレージトランジスタのメモリページ単位でメモリ動作を実行するために、関連する前記モジュール制御回路によって個別にアドレス指定され、互いに独立して動作するように構成可能であり、
前記メモリ回路の２以上のランダムにアドレス指定された前記タイルは、重複するメモリ動作を同時に実行するように構成可能である、メモリ装置。
続きを表示（約 1,600 文字）【請求項２】
請求項１に記載のメモリ装置であって、
前記メモリ回路の前記複数のタイルは、半導体基板上に形成され、
前記各タイルは、前記半導体基板の平面の上に形成された前記物理的に分離されたストレージトランジスタのアレイと、前記半導体基板上または前記半導体基板内の前記メモリアレイの下に形成された前記モジュール制御回路とを含む、メモリ装置。
【請求項３】
請求項１に記載のメモリ装置であって、
前記メモリ回路の複数のタイルは、第１の半導体ダイ上に形成された複数の前記物理的に分離されたストレージトランジスタのアレイと、第２の半導体ダイ上に形成された前記ストレージトランジスタのアレイのための対応するモジュール制御回路とを含み、
前記第１の半導体ダイは、前記第２の半導体ダイに電気的及び機械的に接続され、それにより、前記各メモリアレイと、関連するモジュール制御回路とが前記メモリ装置のタイルを形成する、メモリ装置。
【請求項４】
請求項１に記載のメモリ装置であって、
前記メモリ回路の複数のタイルは、複数の前記物理的に分離されたストレージトランジスタのアレイと、第１の半導体ダイ上に形成された前記モジュール制御回路の少なくとも一部と、第２の半導体ダイ上に形成された前記ストレージトランジスタのアレイのための残りの対応するモジュール制御回路とを含み、
前記第１の半導体ダイは、前記第２の半導体ダイに電気的及び機械的に接続され、それにより、前記モジュール制御回路の一部を有する各メモリアレイと、関連するモジュール制御回路とが、前記メモリ装置のタイルを形成する、メモリ装置。
【請求項５】
請求項１に記載のメモリ装置であって、
前記各メモリアクセスコマンドは、メモリデータのアクセス単位に基づいており、
前記アクセス単位は、メモリページであり、
前記タイルの前記モジュール制御回路は、前記タイルに指定された前記各メモリアクセスコマンドに応答して、前記ストレージトランジスタのメモリページ上でメモリ動作を実行する、メモリ装置。
【請求項６】
請求項５に記載のメモリ装置であって、
前記メモリデータのアクセス単位は、５１２ビットを含み、
前記ストレージトランジスタのメモリページは、５１２個のストレージトランジスタを含む、メモリ装置。
【請求項７】
請求項１に記載のメモリ装置であって、
前記各タイル内の前記各物理的に分離されたメモリアレイは、前記３次元アレイ内に配置されたストレージトランジスタと、該ストレージトランジスタを前記モジュール制御回路に接続する１以上の階段構造体とを含む、メモリ装置。
【請求項８】
請求項７に記載のメモリ装置であって、
前記各タイル内の前記各物理的に分離されたメモリアレイは、ランダムにアクセス可能なストレージトランジスタのＮＯＲ型メモリストリングの３次元アレイを含み、
前記１以上の階段構造体は、前記ＮＯＲ型メモリストリングのビット線を前記モジュール制御回路に接続する、メモリ装置。
【請求項９】
請求項８に記載のメモリ装置であって、
前記各メモリアレイにおいて、各ワード線は、第１の数のメモリページを活性化し、
前記モジュール制御回路は、前記ストレージトランジスタの第１のメモリページに関連するビット線を選択し、前記メモリアクセスコマンドに応答してメモリ動作を実行する、メモリ装置。
【請求項１０】
請求項１に記載のメモリ装置であって、
前記メモリ回路の複数のタイルの各々は、準揮発性メモリ回路を含む、メモリ装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、大容量及び高帯域幅を有するメモリシステムに関し、特に、独立してかつ同時に動作可能なメモリトランジスタのタイル配列を含むメモリ装置、及び、高帯域幅アクセスのためのマルチチャネル構成を有するメモリシステムに関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
ＮＯＲ型メモリストリングの３次元アレイ（「３次元ＮＯＲ型メモリアレイ」）などの高密度メモリアレイは、例えば、２０１６年８月２６日に出願され、２０１８年１１月６日に発行された「３次元アレイにおける容量結合型不揮発性薄膜トランジスタＮＯＲストリング」という表題の米国特許第１０、１２１、５５３号（特許文献１）に開示されている。特許文献１の開示内容の全体は、あらゆる目的のために、参照により本明細書に組み込まれる。特許文献１のストレージトランジスタまたはメモリトランジスタは、半導体基板の平面上に形成されたＮＯＲ型メモリストリングの３次元アレイとして構成される。このような３次元ＮＯＲ型メモリアレイは、高いメモリ密度及び容量を提供することに加えて、例えばダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）などの、回路密度がはるかに低く、消費電力が著しく高い従来のメモリ回路に匹敵する、非常に望ましい速度のメモリ回路を提供することができる。
【０００３】
さらに、特許文献１のメモリ回路は、「準揮発性メモリ」または「ＱＶメモリ」とも呼ばれる。ＱＶメモリの各メモリセルは、不揮発性メモリ（ＮＶＭ）のメモリセルと同様に、データビットを電荷として電荷蓄積材料（例えば、ＯＮＯ）に格納する。電荷蓄積層の性質に起因して、一般的なＱＶメモリセルは、ＤＲＡＭセルよりもはるかに長いデータ保持時間を有し、したがって、リフレッシュレートはＤＲＡＭセルよりも低い。例えば、一般的なＤＲＡＭシステムは、６４ミリ秒毎にリフレッシュするように設計されるが、同等の実効アクセス性能を有するＱＶメモリは、リフレッシュは１０分毎であり得る。このようなリフレッシュレートの低減は、ＱＶメモリに、所要電力の低減、熱放散の低減、及び、より優れたホスト性能を実現するメモリ可用性の向上という大きな利点を提供する。
【先行技術文献】
【特許文献】
【０００４】
米国特許第１０、１２１、５５３号明細書
米国特許出願第１７／８１２、３７５号明細書
米国特許出願第１７／９３６、３２０号明細書
米国特許出願第１７／５２５、７１２号明細書
【発明の概要】
【課題を解決するための手段】
【０００５】
本開示によれば、互いに独立してかつ同時に動作可能なメモリトランジスタのタイルの配列を含むメモリ装置が提供される。また、本開示によれば、高帯域幅アクセスのためのマルチチャネル構成を有するメモリシステムが提供される。本開示は、実質的には、例えば、少なくとも１つの図に関連して、以下に示され、及び／または説明され、特許請求の範囲においてより完全に記載される。
【０００６】
一実施形態では、本開示のメモリ装置は、メモリ回路の複数のタイルであって、各タイルは、モジュール制御回路に電気的に接続され、モジュール制御回路によって動作される、物理的に分離されたストレージトランジスタのアレイ（「メモリアレイ」）を含み、メモリアレイは、ストレージトランジスタの複数のメモリページに構成されたストレージトランジスタの３次元アレイを有し、各ストレージトランジスタは、ワード線及びビット線によってアクセスされ、モジュール制御回路は、メモリアレイと通信して、ストレージトランジスタの１以上のメモリページ上でメモリ動作を実行する、該タイルを備え、各タイルは、タイルに対して指定されたメモリアクセスコマンドに応答して、メモリアレイ内のストレージトランジスタのメモリページ単位でメモリ動作を実行するために、関連するモジュール制御回路によって個別にアドレス指定され、互いに独立して動作するように構成可能であり、メモリ回路の２以上のランダムにアドレス指定されたタイルは、重複するメモリ動作を同時に実行するように構成可能である。
【０００７】
別の実施形態では、本開示のメモリモジュールは、複数の半導体メモリダイであって、各半導体メモリダイが、複数の区画に分割されたストレージトランジスタの３次元アレイを含み、複数の半導体メモリダイにわたる対応する区画がメモリチャネルを形成し、複数の半導体メモリダイにわたる複数の区画が、互いに独立してアクセス可能な第１の数のメモリチャネルを形成する、該複数の半導体メモリダイと、複数の半導体メモリダイにアクセスして動作させるためのメモリ制御回路を含むメモリコントローラダイであって、複数の半導体メモリダイは、第１の組の相互接続構造体を介してメモリコントローラダイに接続されており、メモリ制御回路は、第１の数のチャネルコントローラを含み、各チャネルコントローラは、メモリチャネルのうちの１つを動作させて、他のメモリチャネルとは独立して、かつ、他のメモリチャネルのストレージトランジスタ上で実行されるメモリ動作と並列に、各メモリチャネルに関連するストレージトランジスタ上でメモリ動作を実行するように接続されている、該メモリコントローラダイと、を備える。
【０００８】
いくつかの実施形態では、本開示の別のメモリモジュールは、複数の半導体メモリダイであって、各半導体メモリダイが複数のメモリアレイを含み、各メモリアレイがストレージトランジスタの３次元アレイを含み、複数の半導体メモリダイが、メモリモジュールの指定メモリ容量を提供する第１の数の半導体メモリダイと、冗長メモリ容量を提供する少なくとも１つのスペア半導体メモリダイとを含む、該複数の半導体メモリダイと、メモリ動作を実行するために複数の半導体メモリダイにアクセスして動作させるメモリ制御回路を含むメモリコントローラダイであって、複数の半導体メモリダイは、第１の組の相互接続構造体を介してメモリコントローラダイに接続されている、該メモリコントローラダイと、を備え、メモリコントローラは、第１の数の半導体メモリダイにわたり、かつ、少なくとも１つのスペア半導体メモリダイのメモリ空間を除外した第１のメモリアドレス空間にアドレス指定されるメモリ動作の入力要求をホストプロセッサから受信する。
【０００９】
本発明の上記及び他の利点、態様及び新規な特徴、並びに、その例示された実施形態の詳細は、以下の説明及び添付された図面を参照することによって、より完全に理解されるであろう。
【図面の簡単な説明】
【００１０】
本発明の様々な実施形態は、以下の詳細な説明及び添付された図面に開示されている。図面には本発明の様々な実施例が描写されているが、本発明は描写された実施例によって限定されるものではない。図面において、同様の参照番号は、同様の構造要素を示すことを理解されたい。また、図中の描写は、必ずしも一定の縮尺で描かれているわけではないことを理解されたい。
（【００１１】以降は省略されています）

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