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公開番号2025132880
公報種別公開特許公報(A)
公開日2025-09-10
出願番号2024030734
出願日2024-02-29
発明の名称半導体装置
出願人国立大学法人東京科学大学
代理人個人,個人
主分類H10B 12/00 20230101AFI20250903BHJP()
要約【課題】メモリセルに接続されるビット線のレイアウトピッチが小さい場合にもセンスアンプのレイアウトピッチを緩和することでレイアウトの容易性を向上する。
【解決手段】半導体装置は、第1方向と交差する第2方向に延在する複数のワード線と、第1方向に延在する複数の第1ビット線と、複数のメモリセルとをそれぞれ有し、第2方向に沿って配置される第1セルアレーおよび第2セルアレーと、平面視で第1セルアレーと第2セルアレーとの対向部分に第1方向に沿って配置される複数のセンスアンプと、第2方向に延在し、第1セルアレーの第1ビット線をセンスアンプに接続する第2ビット線と、第2方向に延在し、第2セルアレーの第1ビット線をセンスアンプに接続する第3ビット線と、を有する。
【選択図】図3

特許請求の範囲【請求項１】
第１方向に間隔を置いて配置され、前記第１方向と交差する第２方向に延在する複数のワード線と、前記第２方向に間隔を置いて配置され、前記第１方向に延在する複数の第１ビット線と、前記ワード線と前記第１ビット線との交差部にそれぞれ配置される複数のメモリセルとをそれぞれ有し、前記第２方向に沿って配置される第１セルアレーおよび第２セルアレーと、
平面視で前記第１セルアレーと前記第２セルアレーとの対向部分に前記第１方向に沿って配置される複数のセンスアンプと、
前記第１方向に間隔を置いて配置され、前記第２方向に延在し、前記第１セルアレーの前記複数の第１ビット線のいずれかを前記複数のセンスアンプのいずれかに接続する複数の第２ビット線と、
前記第１方向に間隔を置いて配置され、前記第２方向に延在し、前記第２セルアレーの前記複数の第１ビット線のいずれかを前記複数のセンスアンプのいずれかに接続する複数の第３ビット線と、を有すること
を特徴とする半導体装置。
続きを表示（約 1,600 文字）【請求項２】
前記複数のメモリセルの各々は、データを記憶するセルキャパシタと、前記セルキャパシタと前記第１ビット線との間に配置され、ゲートが前記ワード線に接続されたトランスファトランジスタとを有し、
前記セルキャパシタは、前記第２方向の長さに比べて前記第１方向の長さが長い形状を有し、平面視で前記第１方向に隣接する一対の前記ワード線の間に配置されること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１セルアレーおよび前記第２セルアレーを含む第１階層と、
前記センスアンプ、前記第２ビット線および前記第３ビット線を含み、前記第１階層に対向して配置される第２階層と、
前記第１セルアレーの前記第１ビット線と前記第２ビット線とを相互に接続する第１ビアと、
前記第２セルアレーの前記第１ビット線と前記第３ビット線とを相互に接続する第２ビアと、
を特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１階層を含む第１半導体基板と、
前記第２階層を含む第２半導体基板と、を有し、
前記第１ビアの一端および他端は、バンプを介することなく前記第１セルアレーの前記第１ビット線および前記第２ビット線に接続され、
前記第２ビアの一端および他端は、バンプを介することなく前記第２セルアレーの前記第１ビット線および前記第３ビット線に接続されること
を特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１方向に沿って配置される前記複数のセンスアンプは、前記第２方向にずれて配置され、
前記複数の第２ビット線の各々は、一端が前記センスアンプに接続され、他端が前記第１セルアレーの前記第１ビット線に接続され、
前記複数の第３ビット線の各々は、一端が前記センスアンプに接続され、他端が前記第２セルアレーの前記第１ビット線に接続され、
前記第２ビット線と前記第３ビット線の長さは、互いに等しいこと
を特徴とする請求項４に記載の半導体装置。
【請求項６】
データ入出力回路を含む第３半導体基板と、
前記データ入出力回路を前記センスアンプに接続する第３ビアとを有すること
を特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第３ビアの一端および他端は、バンプを介することなく前記データ入出力回路および前記センスアンプにそれぞれ接続されること
を特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１半導体基板は、駆動する前記ワード線をアドレス信号に基づいて選択するロウデコーダを有し、
前記ロウデコーダは、平面視で前記第２半導体基板の前記センスアンプに対向する領域に配置されること
を特徴とする請求項４に記載の半導体装置。
【請求項９】
前記第１セルアレー、前記第２セルアレー、前記複数の第２ビット線および前記複数の第３ビット線を含む第１半導体基板と、
前記センスアンプを含み、前記第１半導体基板に対向して配置される第２半導体基板と、
前記複数の第２ビット線および前記複数の第３ビット線を前記複数のセンスアンプにそれぞれ接続するビアと、を有すること
を特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記第１セルアレー、前記第２セルアレー、前記複数のセンスアンプ、前記複数の第２ビット線および前記複数の第３ビット線を含む第１半導体基板と、
データ入出力回路を含む第２半導体基板と、
前記データ入出力回路を前記センスアンプに接続するビアとを有すること
を特徴とする請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
基板上に複数のＤＲＡＭ（Dynamic Random Access Memory）を積層することで３次元メモリを含むウェハーを形成し、周辺回路が形成されたウェハーと接合することで複数の半導体装置を含む半導体ウェハーを製造する手法が知られている。そして、半導体ウェハーに含まれる複数の半導体装置が個片化されることで、ビット密度の高いメモリが形成される。例えば、３次元メモリウェハーと周辺回路ウェハーとは、バンプレスのＴＳＶ（Through Silicon Via）により相互に接続される。
【０００３】
例えば、ＤＲＡＭが積層された３Ｄ－ＤＲＡＭのメモリセルにおいて、データを保持するセルキャパシタは、ウェハーの面方向に沿って水平方向に延在して形成され、トランスファトランジスタを介して、ウェハーの垂直方向または水平方向に延在するビット線に接続される。セルキャパシタは、必要なメモリセル容量を確保するために水平方向に細長い形状に形成される。セルキャパシタを垂直方向に延ばすとワード線の負荷容量が増し、トランジスタの周囲に無駄な面積が生じるからである。その結果、ビット線のピッチが小さくなり、相対的にワード線のピッチは非常に緩くなる。ここに本発明が解決したい問題の原点がある。トランスファトランジスタのゲートに接続されるワード線は、ビット線が垂直方向に延在する場合、水平方向に延在し、ビット線が水平方向に延在する場合、垂直方向に延在する。
【先行技術文献】
【特許文献】
【０００４】
米国特許出願公開第２０２１／０２２５８１０号明細書
【非特許文献】
【０００５】
J.W. Han et al., "Ongoing Evolution of DRAM Scaling via Third Dimension - Vertically Stacked DRAM -", 2023 Symposium on VLSI Technology and Circuits Digest of Technical Papers, TFS1-1
Mayu Aoki, Kazuyuki Hozawa, and kenichi Takeda, "Wafer-Level Hybrid Bonding Technology with Copper/Polymer Co-planarization", Proceedings of 3D System Integration Conference, 2012.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
セルキャパシタからビット線に読み出されたデータは、ビット線に接続されたセンスアンプにより増幅される。細長い形状のセルキャパシタを含むメモリセルをマトリックス状に配置する場合、各ビット線に接続されるトランスファトランジスタのレイアウトピッチはセルキャパシタの長さよりも大きくなる。このため、ワード線のレイアウトピッチは、トランスファトランジスタのレイアウトピッチに合わせて緩和される。しかしながら、緩和されたワード線のレイアウトピッチを利用してセンスアンプのレイアウトピッチを緩和する手法は提案されていない。
【０００７】
そこで、本発明は、メモリセルに接続されるビット線のレイアウトピッチが小さい場合にもセンスアンプのレイアウトピッチを緩和することでレイアウトの容易性を向上することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一形態の半導体装置は、第１方向に間隔を置いて配置され、前記第１方向と交差する第２方向に延在する複数のワード線と、前記第２方向に間隔を置いて配置され、前記第１方向に延在する複数の第１ビット線と、前記ワード線と前記第１ビット線との交差部にそれぞれ配置される複数のメモリセルとをそれぞれ有し、前記第２方向に沿って配置される第１セルアレーおよび第２セルアレーと、平面視で前記第１セルアレーと前記第２セルアレーとの対向部分に前記第１方向に沿って配置される複数のセンスアンプと、前記第１方向に間隔を置いて配置され、前記第２方向に延在し、前記第１セルアレーの前記複数の第１ビット線のいずれかを前記複数のセンスアンプのいずれかに接続する複数の第２ビット線と、前記第１方向に間隔を置いて配置され、前記第２方向に延在し、前記第２セルアレーの前記複数の第１ビット線のいずれかを前記複数のセンスアンプのいずれかに接続する複数の第３ビット線と、を有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、メモリセルに接続されるビット線のレイアウトピッチが小さい場合にもセンスアンプのレイアウトピッチを緩和することでレイアウトの容易性を向上することができる。
【図面の簡単な説明】
【００１０】
ＤＲＡＭのメモリセルＭＣのレイアウトの一例を示す平面図である。
ＤＲＡＭ等の半導体装置のレイアウトの一例を示すブロック図である。
本発明の第１の実施形態に係る半導体装置のレイアウトの一例を示すブロック図である。
本発明の第２の実施形態に係る半導体装置のレイアウトの一例を示す分解斜視図である。
図４の領域Ａの拡大を示す斜視図である。
図４の半導体基板ＳＳ１に形成される３Ｄ－ＤＲＡＭの概要を示す部分斜視図である。
図４の半導体装置の製造方法の一例を示すフロー図である。
本発明の第３の実施形態に係る半導体装置のレイアウトの一例を示す平面図である。
図８の半導体装置を示す分解斜視図である。
図８の半導体基板ＳＳ２の回路レイアウトの一例を示す平面図である。
本発明の第４の実施形態に係る半導体装置のレイアウトの一例を示す図である。
図１１の半導体基板ＳＳ２の回路レイアウトの一例を示す平面図である。
本発明の第５の実施形態に係る半導体装置のレイアウトの一例を示す分解斜視図である。
本発明の第６の実施形態に係る半導体装置のレイアウトの一例を示す分解斜視図である。
本発明の第７の実施形態に係る半導体装置のレイアウトの一例を示す分解斜視図である。
図１５の半導体基板ＳＳ１の回路レイアウトの一例を示す平面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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