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公開番号2025133192
公報種別公開特許公報(A)
公開日2025-09-11
出願番号2024030981
出願日2024-03-01
発明の名称遊技機
出願人株式会社三共
代理人個人,個人,個人,個人
主分類A63F 5/04 20060101AFI20250904BHJP(スポーツ;ゲーム;娯楽)
要約【課題】主制御部と価値制御部との間のシリアル通信回路による通信に関して改良を施した遊技機を提供する。
【解決手段】主制御部161と、メダル数制御部171と、を備え、メダル数制御部171は、外部接続機器であるカードユニットのCU制御部323と通信可能に接続可能である。また、主制御部161及びメダル数制御部171は、FF27hが割り当てられたデータレジスタにデータを受信する第1シリアル通信回路SR1と、FF2Bhが割り当てられたデータレジスタにデータを受信する第2シリアル通信回路SR2と、を有する同一仕様のマイクロコンピュータであり、主制御部161は、第1シリアル通信回路SR1を用いてメダル数制御部171との通信を行い、メダル数制御部171は、第2シリアル通信回路SR2を用いて主制御部161との通信を行い、第1シリアル通信回路SR1を用いてカードユニットのCU制御部323との通信を行う。
【選択図】図44
特許請求の範囲【請求項１】
遊技が可能な遊技機であって、
遊技の制御を行う遊技制御マイクロコンピュータと、
遊技者所有の遊技用価値の制御を行う価値制御マイクロコンピュータと、
を備え、
前記価値制御マイクロコンピュータは、外部接続機器と通信可能に接続可能であり、
前記遊技制御マイクロコンピュータ及び前記価値制御マイクロコンピュータは、いずれも第１アドレスが割り当てられた記憶領域から受信データを読み出す第１シリアル通信回路と、第２アドレスが割り当てられた記憶領域から受信データを読み出す第２シリアル通信回路と、を有する同一仕様のマイクロコンピュータであり、
前記遊技制御マイクロコンピュータは、前記第１シリアル通信回路を用いて前記価値制御マイクロコンピュータとの通信を行い、
前記価値制御マイクロコンピュータは、前記第２シリアル通信回路を用いて前記遊技制御マイクロコンピュータとの通信を行い、前記第１シリアル通信回路を用いて前記外部接続機器との通信を行い、
前記価値制御マイクロコンピュータは、前記第１シリアル通信回路を用いて第１速度で前記外部接続機器との通信を行い、前記第２シリアル通信回路を用いて前記第１速度以下の第２速度で通信を行う、遊技機。

発明の詳細な説明【技術分野】
【０００１】
本発明は、遊技が可能な遊技機に関する。
続きを表示（約 5,700 文字）【背景技術】
【０００２】
この種の遊技機としては、遊技の制御を行う主制御部と、遊技者所有の遊技用価値に関する制御を行う価値制御部と、を備え、主制御部と価値制御部との間においてシリアル通信回路により通信するものがある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－８９５８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載のような遊技機において、主制御部と価値制御部との間のシリアル通信回路による通信に関して改良の余地がある。
【０００５】
本発明は、主制御部と価値制御部との間のシリアル通信回路による通信に関して改良を施した遊技機を提供することを目的とする。
【課題を解決するための手段】
【０００６】
請求項１の遊技機は、
遊技が可能な遊技機であって、
遊技の制御を行う遊技制御マイクロコンピュータと、
遊技者所有の遊技用価値の制御を行う価値制御マイクロコンピュータと、
を備え、
前記価値制御マイクロコンピュータは、外部接続機器と通信可能に接続可能であり、
前記遊技制御マイクロコンピュータ及び前記価値制御マイクロコンピュータは、いずれも第１アドレスが割り当てられた記憶領域から受信データを読み出す第１シリアル通信回路と、第２アドレスが割り当てられた記憶領域から受信データを読み出す第２シリアル通信回路と、を有する同一仕様のマイクロコンピュータであり、
前記遊技制御マイクロコンピュータは、前記第１シリアル通信回路を用いて前記価値制御マイクロコンピュータとの通信を行い、
前記価値制御マイクロコンピュータは、前記第２シリアル通信回路を用いて前記遊技制御マイクロコンピュータとの通信を行い、前記第１シリアル通信回路を用いて前記外部接続機器との通信を行い、
前記価値制御マイクロコンピュータは、前記第１シリアル通信回路を用いて第１速度で前記外部接続機器との通信を行い、前記第２シリアル通信回路を用いて前記第１速度以下の第２速度で通信を行う
ことを特徴としている。
この特徴によれば、遊技制御マイクロコンピュータ及び価値制御マイクロコンピュータとして、いずれも第１アドレスが割り当てられた記憶領域から受信データを読み出す第１シリアル通信回路と、第２アドレスが割り当てられた記憶領域から受信データを読み出す第２シリアル通信回路と、を有する同一仕様のマイクロコンピュータを用いるとともに、遊技制御マイクロコンピュータが価値制御マイクロコンピュータと通信を行う際に用いるシリアル通信回路と、価値制御マイクロコンピュータが遊技制御マイクロコンピュータと通信を行う際に用いるシリアル通信回路と、が異なるため、遊技制御マイクロコンピュータ及び価値制御マイクロコンピュータとして同一仕様のマイクロコンピュータを用いても通信に関するアドレスやデータの混同を防止できる。
また、価値制御マイクロコンピュータは、第１シリアル通信回路を用いて第１速度で外部接続機器との通信を行い、第２シリアル通信回路を用いて第１速度以下の第２速度で通信を行うことで、通信内容に応じて好適な速度で通信を行うことができるとともに、双方の通信速度が異なることで、通信の解析が困難となり、通信の解析が行われることに伴う不正も防止できる。
【０００７】
なお、本発明は、本発明の請求項に記載された発明特定事項のみを有するものであって良いし、本発明の請求項に記載された発明特定事項とともに該発明特定事項以外の構成を有するものであっても良い。
【図面の簡単な説明】
【０００８】
カードユニット及びスロットマシンの正面図である。
カードユニット及びスロットマシンの内部構成を示すブロック図である。
遊技状態の遷移を説明するための図である。
スタートスイッチが操作されたときに主制御部が演出制御部に対して送信する遊技開始時コマンドを示す図である。
第３停止時に主制御部が演出制御部に送信する遊技終了時コマンドを示すである。
主制御部がメダル数制御部へ送信するコマンドの種類を示す図である。
遊技機設置情報コマンドを説明する図である。
投入コマンドの構成を示す図である。
精算コマンドの構成を示す図である。
払出コマンドの構成を示す図である。
投入パルスコマンドの構成を示す図である。
払出パルスコマンドの構成を示す図である。
大当りコマンドの構成を示す図である。
遊技機不正コマンドの構成を示す図である。
エラーコマンドの構成を示す図である。
役比情報１コマンドの構成を示す図である。
役比情報２コマンドの構成を示す図である。
役物総払出コマンドの構成を示す図である。
連続役物総払出コマンドの構成を示す図である。
オーバーコマンドの構成を示す図である。
メダル数制御部が主制御部へ送信するコマンドの種類を示す図である。
投入応答コマンドの構成を示す図である。
精算応答コマンドの構成を示す図である。
払出応答コマンドの構成を示す図である。
オーバーフロー応答コマンドの構成を示す図である。
メダル数制御側情報コマンドの構成を示す図である。
主制御部とメダル数制御部間の通信の一例を示す図である。
メダル数制御側情報コマンドの通信を説明するための図である。
電源投入からの主制御部とメダル数制御部との間の通信の流れを示す図である。
賭数設定操作と精算操作について説明する図である。
払出枚数の表示制御を説明する図である。
主制御部が用いるメモリ領域を示す図である。
主制御部が用いる容量内ＲＡＭ領域を示す図である。
主制御部が行う初期設定処理（主制御）の制御内容を説明する図である。
主制御部が行う容量外ＲＡＭ初期化処理の制御内容を説明する図である。
主制御部が行う設定変更処理の制御内容を説明する図である。
主制御部が行うメイン処理（主制御）の制御内容を説明する図である。
主制御部が行うタイマ割込処理（主制御）の制御内容を説明する図である。
主制御部が行う初期設定処理（メダル数制御）の制御内容を説明する図である。
主制御部が行うメイン処理（メダル数制御）の制御内容を説明する図である。
主制御部が行うタイマ割込処理（メダル数制御）の制御内容を説明する図である。
主制御部及びメダル数制御部を構成するマイクロコンピュータの構成を示すブロック図である。
シリアル通信回路の構成を示す図である。
主制御部とメダル数制御部との接続状況を示すブロック図である。
主制御部－メダル数制御部間のシリアル通信回路の設定、メダル数制御部－カードユニット間のシリアル通信回路の設定を示す図である。
タイマ回路の構成を示す図である。
主制御部、メダル数制御部における割込設定及びタイマ回路の設定を示す図である。
主制御部、メダル数制御部における内蔵レジスタの設定順を示す図である。
主制御部、メダル数制御部における電源投入時の制御の流れを示す図である。
パチンコ遊技機及びカードユニットを示す正面図である。
パチンコ遊技機を示す背面図である。
パチンコ遊技機の要部を示す平面図である。
外枠及び遊技機用枠を示す斜視図である。
遊技機用枠の下部を示す斜視図である。
遊技球の循環経路を示す概略正面図である。
パチンコ遊技機及びカードユニットの構成を示すブロック図である。
パチンコ遊技機の構成を示すブロック図である。
主制御基板が行う遊技制御メイン処理の制御内容を説明する図である。
主制御基板が行う遊技制御用タイマ割込処理の制御内容を説明する図である。
枠制御基板が用いるメモリ領域を示す図である。
枠制御基板が用いるＲＯＭ領域を示す図である。
枠制御基板が行う使用領域内プログラムと使用領域外プログラムの構成を示す図である。
枠制御基板が行う制御内容の概要を説明する図である。
枠制御基板が行う電源投入時処理の制御内容を説明する図である。
枠制御基板が行うメインループ処理の制御内容を説明する図である。
枠制御基板が行うタイマ割込制御処理の制御内容を説明する図である。
枠制御基板が行う減算機構制御処理の制御内容を説明する図である。
電源投入からの主制御基板と枠制御基板との間の通信の流れを示す図である。
主制御基板と枠制御基板とカードユニットとの間の通信の流れを示す図である。
主制御基板と枠制御基板との間で送受信されるコマンドの一覧を示す図である。
遊技機情報応答と発射許可信号との関係を示す図である。
遊技機設置情報通知と遊技機設置情報応答の構成を示す図である。
遊技機情報通知の構成を示す図である。
遊技機情報通知の構成を示す図である。
遊技機情報応答の構成を示す図である。
主制御基板と枠制御基板との接続状況を示すブロック図である。
主制御基板－枠制御部基板のシリアル通信回路の設定、枠制御基板－カードユニット間のシリアル通信回路の設定を示す図である。
主制御基板、枠制御基板における割込設定及びタイマ回路の設定を示す図である。
主制御基板、枠制基板部における内蔵レジスタの設定順を示す図である。
主制御基板、枠制御基板における電源投入時の制御の流れを示す図である。
主制御基板、枠制御基板における電源投入時の制御の流れを示す図である。
【発明を実施するための形態】
【０００９】
本発明に係る遊技機を実施するための形態を実施例に基づいて以下に説明する。
【００１０】
［形態１］
形態１－１の遊技機は、
遊技が可能な遊技機（スロットマシン２／パチンコ遊技機１００２）であって、
遊技の制御を行う遊技制御マイクロコンピュータ（主制御部１６１／主制御用マイクロコンピュータ１１６０）と、
遊技者所有の遊技用価値（クレジット／遊技球）の制御を行う価値制御マイクロコンピュータ（メダル数制御部１７１／枠制御用マイクロコンピュータ１１７０）と、
を備え、
前記価値制御マイクロコンピュータ（メダル数制御部１７１／枠制御用マイクロコンピュータ１１７０）は、外部接続機器（カードユニット３／カードユニット１００３）と通信可能に接続可能であり、
前記遊技制御マイクロコンピュータ（主制御部１６１／主制御用マイクロコンピュータ１１６０）及び前記価値制御マイクロコンピュータ（メダル数制御部１７１／枠制御用マイクロコンピュータ１１７０）は、いずれも第１アドレス（ＦＦ２７ｈ）が割り当てられた記憶領域（データレジスタ）にデータを受信する第１シリアル通信回路（第１シリアル通信回路ＳＲ１）と、第２アドレス（ＦＦ２Ｂｈ）が割り当てられた記憶領域（データレジスタ）にデータを受信する第２シリアル通信回路（第２シリアル通信回路ＳＲ２）と、を有する同一仕様のマイクロコンピュータであり、
前記遊技制御マイクロコンピュータ（主制御部１６１／主制御用マイクロコンピュータ１１６０）は、前記第１シリアル通信回路（第１シリアル通信回路ＳＲ１）を用いて前記価値制御マイクロコンピュータ（メダル数制御部１７１／枠制御用マイクロコンピュータ１１７０）との通信を行い、
前記価値制御マイクロコンピュータ（メダル数制御部１７１／枠制御用マイクロコンピュータ１１７０）は、前記第２シリアル通信回路（第２シリアル通信回路ＳＲ２）を用いて前記遊技制御マイクロコンピュータ（主制御部１６１／主制御用マイクロコンピュータ１１６０）との通信を行い、前記第１シリアル通信回路（第１シリアル通信回路ＳＲ１）を用いて前記外部接続機器（カードユニット３／カードユニット１００３）との通信を行う
ことを特徴としている。
この特徴によれば、遊技制御マイクロコンピュータ及び価値制御マイクロコンピュータとして、いずれも第１アドレスが割り当てられた記憶領域にデータを受信する第１シリアル通信回路と、第２アドレスが割り当てられた記憶領域にデータを受信する第２シリアル通信回路と、を有する同一仕様のマイクロコンピュータを用いるとともに、遊技制御マイクロコンピュータが価値制御マイクロコンピュータと通信を行う際に用いるシリアル通信回路と、価値制御マイクロコンピュータが遊技制御マイクロコンピュータと通信を行う際に用いるシリアル通信回路と、が異なるため、遊技制御マイクロコンピュータ及び価値制御マイクロコンピュータとして同一仕様のマイクロコンピュータを用いる場合でも、遊技制御マイクロコンピュータで実行するプログラムと、価値制御マイクロコンピュータで実行するプログラムと、の混同を防止することができる。
（【００１１】以降は省略されています）

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