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公開番号2025071339
公報種別公開特許公報(A)
公開日2025-05-02
出願番号2025029627,2021568999
出願日2025-02-27,2020-05-05
発明の名称SiCxOyのための核形成層としてのSixNy
出願人ラムリサーチコーポレーション,LAM RESEARCH CORPORATION
代理人弁理士法人明成国際特許事務所
主分類H01L 21/316 20060101AFI20250424BHJP(基本的電気素子)
要約【解決手段】一実施形態では、本開示の発明の主題は、誘電材料および金属材料の両方の上に実質的に均一な炭化シリコン層を形成するための方法である。一例では、この方法は、誘電材料および金属材料の上に窒化シリコン層を形成し、窒化シリコン層の上に炭化シリコン層を形成することを備える。他の方法も開示されている。
【選択図】図3
特許請求の範囲【請求項１】
少なくとも１つの誘電材料および少なくとも１つの金属材料の両方の上に実質的に同時に、実質的に均一な炭化シリコン層を生成するための方法であって、
前記少なくとも１つの誘電材料および前記少なくとも１つの金属材料の上に、Ｓｉ
x
Ｎ
y
の形の窒化シリコン層を形成し、
前記窒化シリコン層の上にＳｉＣ
x
Ｏ
y
の形の炭化シリコン層を形成すること、
を備える、方法。
続きを表示（約 1,300 文字）【請求項２】
請求項１に記載の方法であって、
形成された前記窒化シリコン層は、前記少なくとも１つの誘電材料上の前記炭化シリコン層の核形成および成長に対して、前記少なくとも１つの金属材料上の前記炭化シリコン層の核形成および成長が遅延することを実質的に防ぐ、方法。
【請求項３】
請求項１に記載の方法であって、
前記炭化シリコン層は、さらに水素を含む、方法。
【請求項４】
請求項１に記載の方法であって、さらに、
半導体材料の上に前記窒化シリコン層を形成することを備える、方法。
【請求項５】
請求項１に記載の方法であって、
前記少なくとも１つの金属材料は、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、銅（Ｃｕ）、プラチナ（Ｐｔ）、およびルテニウム（Ｒｕ）を含む材料から選択された少なくとも１つの材料を含む、方法。
【請求項６】
請求項１に記載の方法であって、
前記少なくとも１つの誘電材料は、二酸化シリコン（ＳｉＯ
2
）、窒化シリコン（Ｓｉ
x
Ｎ
y
）、五酸化タンタル（Ｔａ
2
Ｏ
5
）、酸化アルミニウム（Ａｌ
2
Ｏ
3
）、酸化ハフニウム（ＨｆＯ
2
）、二酸化ジルコニウム（ＺｒＯ
2
）、酸化ランタン（Ｌａ
x
Ｏ
y
）、チタン酸ストロンチウム（ＳｒＴｉＯ
3
）、および酸化ストロンチウム（ＳｒＯ）を含む材料から選択された少なくとも１つの材料を含む、方法。
【請求項７】
請求項１に記載の方法であって、
ＳｉＣ
x
Ｏ
y
の形の前記炭化シリコン層は、シリコンオキシカーバイド層である、方法。
【請求項８】
炭化シリコン層を形成するための方法であって、
少なくとも誘電材料および金属材料の上に実質的に同時に、Ｓｉ
x
Ｎ
y
の形の窒化シリコン開始層を形成し、窒化シリコン開始層は、成長開始層として機能し、
前記窒化シリコン開始層の上にＳｉＣ
x
Ｏ
y
の形の前記炭化シリコン層を形成し、形成された前記窒化シリコン開始層は、前記誘電材料上の前記炭化シリコン層の核形成および成長に対して、前記金属材料上の前記炭化シリコン層の核形成および成長が遅延することを実質的に防ぐこと、
を備える、方法。
【請求項９】
請求項８に記載の方法であって、さらに、
少なくとも前記誘電材料および前記金属材料の上への前記窒化シリコン開始層の前記形成と実質的に同時に、半導体材料の上に前記窒化シリコン開始層を形成することを備える、方法。
【請求項１０】
請求項８に記載の方法であって、
前記炭化シリコン層は、ドープ炭化シリコンおよび非ドープ炭化シリコンの少なくともいずれかを含む、方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
［優先権主張］
本願は、その全てが参照により本明細書に援用される、名称を「Ｓｉ
x
Ｎ
y
ＡＳＡＮＵＣＬＥＡＴＩＯＮＬＡＹＥＲＦＯＲＳｉＣ
x
Ｏ
y
」とする２０１９年５月２０日出願の米国特許出願第６２／８５０，３４３号に対する優先権の利益を主張する。
本明細書に開示の発明の主題は、半導体業界およびその関連業界で用いられる基板処理方法に関する。具体的には、本開示の発明の主題は、続いて堆積される炭化シリコン層における実質的な核形成遅延を回避するために、誘電体層および金属層の組み合わせの上に実質的に同時に窒化シリコン核形成層を堆積する方法に関する。
続きを表示（約 3,600 文字）【背景技術】
【０００２】
半導体デバイスの製造は、金属材料上への誘電材料層の堆積を伴うことが多い。当該誘電体層の例は、メモリスタックのための封止層だけでなく、様々な拡散バリア層およびエッチング停止層を含む。炭化シリコン（ＳｉＣ）は、そのような適用によく用いられる誘電材料の一種である。ＳｉＣ薄膜の種類は、酸素ドープ炭化シリコン（シリコンオキシカーバイド（ＳｉＣＯ、またはより一般的にはＳｉＣ
x
Ｏ
y
）としても知られる）、窒素ドープ炭化シリコン（シリコンオキシニトリカーバイドとしても知られる）、および非ドープ炭化シリコンを含む。炭化シリコンは通常、プラズマ強化化学蒸着（ＰＥＣＶＤ）、または場合によっては原子層堆積（ＡＬＤ）プロセスなどの化学蒸着（ＣＶＤ）プロセスによって堆積される。これらの堆積技術は各々、当技術分野では周知である。
【０００３】
当業者は、タングステン（Ｗ）およびコバルト（Ｃｏ）などの金属に堆積したＳｉＣ
x
Ｏ
y
膜または他の誘電体膜の堆積物が、ＳｉＮなどの誘電材料上のＳｉＣ
x
Ｏ
y
堆積物よりもわずかに薄く、それが金属上のＳｉＣ
x
Ｏ
y
の核形成および成長に遅延があることを意味することを理解する。これは、ＳｉＣ
x
Ｏ
y
の厚さがその特定の位置に存在する材料の種類によって変化するため、内部に複数の材料を含むフィーチャにおいて問題になる可能性がある。厚さの変化は、例えば、フィーチャの側壁プロファイル、ＳｉＣ
x
Ｏ
y
膜の材料特性（例えば、密封性、ピンホール、ウェットエッチングおよびドライエッチングの厚さ）に影響し、続くデバイス化工程に関して問題を引き起こす可能性がある。核形成遅延問題を解決するための現在の対策は、以下を含む。
（１）表面処理：堆積の前に、金属表面は、Ｈ
2
系プラズマまたはジボランガスアニールプロセス工程を用いて処理される。この方法は、金属表面の特性を変化させ、続く誘電体膜堆積を促進すると考えられる。
（２）ＳｉＯ
2
堆積：金属表面における誘電体成長核形成遅延に対処するために、二酸化シリコン（ＳｉＯ
2
）系開始層が堆積される（以下に図２を参照して説明される）。ＳｉＯ
2
に基づく解決策は差厚問題を低減するが、高度な半導体デバイスには完全には十分でない。また、この技術は、金属表面の１つ以上の特性がデバイス化工程の間に、例えば異なるエッチングプロセスおよび／または洗浄プロセスによって変化したときは、安定性が低下する可能性がある。さらにＳｉＯ
2
プロセスは、下地金属材料上に金属酸化物層の形成を生じさせてよい。
【０００４】
図１は、先行技術の方法により、誘電材料１０１、金属材料１０３、および半導体材料１０５の組み合わせの上に堆積したシリコンオキシカーバイド層を有する、例示的な断面半導体構造１００を示す。断面半導体構造１００は、例えば様々な種類の不揮発性メモリデバイスに用いられるようなビット線であってよい。シリコンオキシカーバイドは、断面半導体構造１００の上に低誘電率（低ｋ）スペーサを形成するために用いられてよい。しかし、ビット線用途だけでなくいくつかの他の種類の適用において、様々な材料上のシリコンオキシカーバイド（例えば、スペーサ）の厚さは、実質的に一定の厚さでなければならない。この例では、誘電材料１０１は窒化シリコン（ＳｉＮ）、金属材料１０３はタングステン（Ｗ）、半導体材料１０５はシリコン（Ｓｉ）であってよい。
【０００５】
図１の参照を続けると、半導体構造１００は、誘電材料１０１の上に形成された、第１の厚さｔ
1
を有する第１のシリコンオキシカーバイド層１０７と、金属材料１０３の上に形成された、第２の厚さｔ
2
を有する第２のシリコンオキシカーバイド層１０９と、半導体材料１０５の上に形成された、第３の厚さｔ
3
を有する第３のシリコンオキシカーバイド層１１１と、を有する。図１に示されるように、第３のシリコンオキシカーバイド層１１１の第３の厚さｔ
3
は、第１のシリコンオキシカーバイド層１０７の第１の厚さｔ
1
とほぼ同じ厚さである。しかし、第２のシリコンオキシカーバイド層１０９の第２の厚さｔ
2
は、第１の厚さｔ
1
および第３の厚さｔ
3
の双方よりも実質的に薄い。
【０００６】
第２のシリコンオキシカーバイド層１０９が薄い１つの理由は、金属材料１０３の上に堆積したシリコンオキシカーバイドの核形成の違いである。核形成の違いは、誘電材料１０１および半導体材料１０５の上にそれぞれ形成されたシリコンオキシカーバイド層１０７および１１１に対する、シリコンオキシカーバイドの反応部位の有効性の違いによる。シリコンオキシカーバイド層１０７、１０９、および１１１のそれぞれの差厚についての別の理由は、３つの材料１０１、１０３、および１０７の異なる化学物質汚染レベルによる可能性がある。原因が何であれ、シリコンカーバイド層の不均一な厚さは、多くの種類の半導体デバイスに有害となりうる。場合によっては、不均一な厚さは、半導体デバイスを低速かつ不安定にする可能性がある、または、他の方法においてデバイス性能に影響を及ぼす可能性がある。場合によっては、不均一な厚さは、半導体デバイスを完全に使用不可能にするかもしれない。
【０００７】
図２は、先行技術の方法による、誘電材料２０１の上に堆積したシリコンオキシカーバイドの厚さ、金属材料２０３の上に堆積したシリコンオキシカーバイドの厚さ、および半導体材料２０５の上に堆積したシリコンオキシカーバイドの厚さの間の差厚を低減するために二酸化シリコン（ＳｉＯ
2
）開始層２１３を有する、断面半導体構造２００を示す。一実施形態では、ＳｉＯ
2
開始層２１３は、共形に堆積したＡＬＤ層であってよい。断面半導体構造２００は、図１の断面半導体構造１００と類似または同一であってよい。この例では、誘電材料２０１は窒化シリコン（ＳｉＮ）、金属材料１０３はタングステン（Ｗ）、半導体材料１０５はポリシリコンであってよい。
【０００８】
半導体構造２００は、誘電材料２０１の上に形成された、第１の厚さｔ
1
を有する第１のシリコンオキシカーバイド層２０７と、金属材料２０３の上に形成された、第２の厚さｔ
2
を有する第２のシリコンオキシカーバイド層２０９と、ポリシリコン材料２０５の上に形成された、第３の厚さｔ
3
を有する第３のシリコンオキシカーバイド層２１１と、を有する。第３のシリコンオキシカーバイド層２１１の第３の厚さｔ
3
は、第１のシリコンオキシカーバイド層２０７の第１の厚さｔ
1
とほぼ同じ厚さである。第２のシリコンオキシカーバイド層２０９の第２の厚さｔ
2
は、第１の厚さｔ
1
および第３の厚さｔ
3
の双方よりも薄い。しかし、図１の半導体構造１００の第２のシリコンオキシカーバイド１０９とは異なり、図２の第２のシリコンオキシカーバイド２０９の厚さは、他の２つのシリコンオキシカーバイド層２０７および２１１の厚さに近い。
【０００９】
その結果、ＳｉＯ
2
開始層２１３は、上記のような金属表面上の誘電体成長核形成遅延に少なくとも部分的に対処する。しかし、ＳｉＯ
2
開始層２１３の解決策は、例えばデバイス化工程中に半導体構造２００に施される異なるエッチングプロセスおよび／または洗浄プロセスによって金属表面の１つ以上の特性が変化したときは、安定性が低いかもしれない。よって、ＳｉＯ
2
開始層２１３を用いる厚みの差（Δｔ）が膜厚差を大幅に低減したとしても、今日の多くの同世代半導体デバイスは、約２ｎｍから約３ｎｍ未満のΔｔを必要とする。
【００１０】
本欄に記載の情報は、以下に本開示の発明の主題の内容を当業者に提示するために提供され、自認先行技術とみなされるべきではない。
【発明の概要】
（【００１１】以降は省略されています）

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