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公開番号2025073396
公報種別公開特許公報(A)
公開日2025-05-13
出願番号2023184142
出願日2023-10-26
発明の名称スイッチ回路
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H03K 17/082 20060101AFI20250502BHJP(基本電子回路)
要約【課題】寄生バイポーラトランジスタの発生電流を抑制する。
【解決手段】スイッチ回路(1A)は、半導体基板上に形成されたMOSFETにより構成されるスイッチング素子(10)と、対象端子(TMa)と、スイッチング素子と対象端子との間に設けられる第1配線(WR1)と、スイッチング素子のゲート電位を制御するよう構成されたゲート制御回路(20)と、半導体基板においてスイッチング素子に付加されるPNP型の寄生バイポーラトランジスタ(40A)のベースと、対象端子と、の間に設けられる第2配線(WR2)と、第2配線上の特定ノード(ND12)とグランドとの間に設けられ、且つ、グランドから特定ノードに向かう順方向を有する整流素子(31)と、を備える。
【選択図】図5
特許請求の範囲【請求項１】
半導体基板上に形成されたＭＯＳＦＥＴにより構成されるスイッチング素子と、
対象端子と、
前記スイッチング素子と前記対象端子との間に設けられる第１配線と、
前記スイッチング素子のゲート電位を制御するよう構成されたゲート制御回路と、
前記半導体基板において前記スイッチング素子に付加されるＰＮＰ型の寄生バイポーラトランジスタのベースと、前記対象端子と、の間に設けられる第２配線と、
前記第２配線上の特定ノードとグランドとの間に設けられ、且つ、グランドから前記特定ノードに向かう順方向を有する整流素子と、を備える
、スイッチ回路。
続きを表示（約 1,600 文字）【請求項２】
前記第２配線上に第１抵抗及び第２抵抗が直列に挿入され、
前記第１抵抗は前記対象端子及び前記特定ノード間に設けられ、前記第２抵抗は前記特定ノード及び前記寄生バイポーラトランジスタのベース間に設けられる
、請求項１に記載のスイッチ回路。
【請求項３】
前記対象端子及び前記グランド間に設けられ且つ前記整流素子を静電保護ダイオードとして有する静電保護回路を備え、前記静電保護ダイオードのアノードはグランドに接続され、前記静電保護ダイオードのカソードは前記特定ノードに接続される
、請求項２に記載のスイッチ回路。
【請求項４】
前記静電保護回路は、前記対象端子に接続されたアノード及び前記特定ノードに接続されたカソードを有する逆流阻止ダイオードを更に有する
、請求項３に記載のスイッチ回路。
【請求項５】
前記半導体基板は、グランド電位が与えられたＰ型の半導体領域である基板領域と、Ｐ型の他の半導体領域である第１半導体領域と、前記基板領域と前記第１半導体領域との間に設けられたＮ型の半導体領域である第２半導体領域と、を有し、
前記スイッチング素子は前記第１半導体領域上に形成され、
前記基板領域、前記第１半導体領域及び前記第２半導体領域により形成されるバイポーラトランジスタが前記寄生バイポーラトランジスタとして前記スイッチング素子に付加され、前記第２半導体領域により前記寄生バイポーラトランジスタのベースが形成され、
前記対象端子に負電圧が加わるとき、グランドから前記特定ノードに向かう前記整流素子の順方向電流と、グランドから前記特定ノードに向かう前記寄生バイポーラトランジスタのベース電流と、が発生する
、請求項１～４の何れかに記載のスイッチ回路。
【請求項６】
前記対象端子に前記負電圧が加わるとき、前記順方向電流の方が前記ベース電流よりも大きい
、請求項５に記載のスイッチ回路。
【請求項７】
前記入力電圧に負電圧が加わるとき、グランドから前記特定ノードに向かう前記整流素子の順方向電流と、グランドから前記特定ノードに向かう前記寄生バイポーラトランジスタのベース電流と、が発生する
、請求項１～４の何れかに記載のスイッチ回路。
【請求項８】
前記入力電圧に前記負電圧が加わるとき、前記順方向電流の方が前記ベース電流よりも大きい
、請求項７に記載のスイッチ回路。
【請求項９】
ＭＯＳＦＥＴにより構成されるスイッチング素子と、
対象端子と、
前記スイッチング素子と前記対象端子との間に設けられる第１配線と、
半導体基板上に形成され且つ前記スイッチング素子のゲートに接続されたＭＯＳＦＥＴにより構成される特定トランジスタを有し、前記特定トランジスタを用いて前記スイッチング素子のゲート電位を制御するよう構成されたゲート制御回路と、
前記半導体基板において前記特定トランジスタに付加されるＰＮＰ型の寄生バイポーラトランジスタのベースと、前記対象端子と、の間に設けられる第２配線と、
前記第２配線上の特定ノードとグランドとの間に設けられ、且つ、グランドから前記特定ノードに向かう順方向を有する整流素子と、を備える
、スイッチ回路。
【請求項１０】
前記第２配線上に第１抵抗及び第２抵抗が直列に挿入され、
前記第１抵抗は前記対象端子及び前記特定ノード間に設けられ、前記第２抵抗は前記特定ノード及び前記寄生バイポーラトランジスタのベース間に設けられる
、請求項９に記載のスイッチ回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、スイッチ回路に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
スイッチング素子を有するスイッチ回路では、スイッチング素子にゲート信号を与えることでスイッチング素子をオン又はオフさせる。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１８８４２９号公報
【０００４】
［概要］
スイッチ回路を半導体基板上に形成する場合、寄生バイポーラトランジスタを含む各種の寄生素子が形成される。寄生バイポーラトランジスタに電流が発生したとき、回路動作に好ましくない影響が生じることがある。
【０００５】
本開示のスイッチ回路は、半導体基板上に形成されたＭＯＳＦＥＴにより構成されるスイッチング素子と、対象端子と、前記スイッチング素子と前記対象端子との間に設けられる第１配線と、前記スイッチング素子のゲート電位を制御するよう構成されたゲート制御回路と、前記半導体基板において前記スイッチング素子に付加されるＰＮＰ型の寄生バイポーラトランジスタのベースと、前記対象端子と、の間に設けられる第２配線と、前記第２配線上の特定ノードとグランドとの間に設けられ、且つ、グランドから前記特定ノードに向かう順方向を有する整流素子と、を備える。
【図面の簡単な説明】
【０００６】
図１は、本開示の実施形態に係るスイッチ回路の構成図である。
図２は、本開示の実施形態に係る半導体基板の外観斜視図である。
図３は、本開示の実施形態に係り、トランジスタ（ＭＯＳＦＥＴ）の縦構造図である。
図４は、本開示の実施形態に係り、トランジスタ（ＭＯＳＦＥＴ）の縦構造において寄生バイポーラトランジスタが形成されることを示すための図である。
図５は、本開示の実施形態に係るスイッチ回路の一例の構成図である。
図６は、図５のスイッチ回路におけるスイッチングトランジスタの縦構造図である。
図７は、本開示の実施形態に係るスイッチ回路の他の例の構成図である。
図８は、図７のスイッチ回路におけるゲート制御回路内のトランジスタの縦構造図である。
図９は、参考スイッチ回路の構成図である。
図１０は、図９の参考スイッチ回路に関し、負電圧印加状態にて発生する電流の説明図である。
図１１は、他の参考スイッチ回路の構成図である。
図１２は、図１１の参考スイッチ回路に関し、負電圧印加状態にて発生する電流の説明図である。
図１３は、本開示の実施形態に属する第１実施例に係り、負電圧印加状態にてスイッチ回路内に発生する電流の説明図である。
図１４は、本開示の実施形態に属する第２実施例に係り、負電圧印加状態にてスイッチ回路内に発生する電流の説明図である。
図１５は、本開示の実施形態に属する第３実施例に係り、ゲート制御回路の構成図である。
図１６は、本開示の実施形態に属する第４実施例に係り、電流センサの概略構成図である。
図１７は、本開示の実施形態に属する第４実施例に係り、電流センサの一部構成図である。
図１８は、本開示の実施形態に属する第４実施例に係り、２つのクロック信号及び４つのスイッチの状態などの関係を示すタイミングチャートである。
図１９は、本開示の実施形態に属する第４実施例に係り、各スイッチの状態を示す図である。
【０００７】
［詳細な説明］
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“１０”によって参照されるスイッチングトランジスタは（図１参照）、スイッチングトランジスタ１０と表記されることもあるし、トランジスタ１０と略記されることもあり得るが、それらは全て同じものを指す。
【０００８】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部（reference conductor）を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。
【０００９】
ＭＯＳＦＥＴに例示されるＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect Transistor”の略称である。ＭＯＳＦＥＴとして構成された任意のトランジスタにおいて、ゲート－ソース間電圧とは、ソースの電位から見たゲートの電位を指す。
【００１０】
任意のスイッチを１以上のＦＥＴ（電界効果トランジスタ）にて構成することができ、或るスイッチがオン状態のときには当該スイッチの両端間が導通する一方で或るスイッチがオフ状態のときには当該スイッチの両端間が非導通となる。以下、任意のトランジスタ又はスイッチについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。
（【００１１】以降は省略されています）

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