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公開番号2025075990
公報種別公開特許公報(A)
公開日2025-05-15
出願番号2023187560
出願日2023-11-01
発明の名称AD変換装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H03M 1/12 20060101AFI20250508BHJP(基本電子回路)
要約【課題】入力端子間の短絡異常、及び、入力端子の開放異常を検出する。
【解決手段】AD変換装置は、ADコンバータ(11)と、複数の入力端子(CH[1]～CH[N])と、複数の入力端子の何れかにおける電圧を選択的にADコンバータに供給するよう構成されたマルチプレクサ(12)と、ADコンバータにおけるAD変換の実行制御を行うとともにマルチプレクサの状態を制御するよう構成されたコントローラ(13)と、を備える。入力端子ごとに信号出力回路(14)が設けられ、各信号出力回路は、出力抵抗(Rout)を有し、対応する入力端子を出力抵抗を介してプルダウン又はプルアップ可能に構成される。
【選択図】図3
特許請求の範囲【請求項１】
ＡＤコンバータと、
複数の入力端子と、
前記複数の入力端子の何れかにおける電圧を選択的に前記ＡＤコンバータに供給するよう構成されたマルチプレクサと、
前記ＡＤコンバータにおけるＡＤ変換の実行制御を行うとともに前記マルチプレクサの状態を制御するよう構成されたコントローラと、を備え、
前記入力端子ごとに信号出力回路が設けられ、
各信号出力回路は、出力抵抗を有し、対応する入力端子を前記出力抵抗を介してプルダウン又はプルアップ可能に構成される
、ＡＤ変換装置。
続きを表示（約 2,600 文字）【請求項２】
前記コントローラは、各信号出力回路の状態をプルダウン状態及びプルアップ状態を含む複数の状態の何れかに制御し、
各信号出力回路は、前記プルダウン状態において、対応する入力端子を前記出力抵抗を介してローレベルにプルダウンし、前記プルアップ状態において、対応する入力端子を前記出力抵抗を介して前記ローレベルよりも高いハイレベルにプルアップし、
前記複数の入力端子は互いに隣接する第１入力端子及び第２入力端子を含み、
前記コントローラは、
前記第１入力端子に接続される前記信号出力回路を前記プルダウン状態に設定し且つ前記第２入力端子における電圧を前記マルチプレクサを介して前記ＡＤコンバータに供給した状態において、前記ＡＤコンバータにＡＤ変換を実行させることで第１デジタル値を取得し、
前記第１入力端子に接続される前記信号出力回路を前記プルアップ状態に設定し且つ前記第２入力端子における電圧を前記マルチプレクサを介して前記ＡＤコンバータに供給した状態において、前記ＡＤコンバータにＡＤ変換を実行させることで第２デジタル値を取得する
、請求項１に記載のＡＤ変換装置。
【請求項３】
前記第１デジタル値及び前記第２デジタル値間の差に基づき前記第１入力端子及び前記第２入力端子間が短絡しているかを判定するよう構成された判定回路を更に備える
、請求項２に記載のＡＤ変換装置。
【請求項４】
前記コントローラは、各信号出力回路の状態をプルダウン状態及びプルアップ状態を含む複数の状態の何れかに制御し、
各信号出力回路は、前記プルダウン状態において、対応する入力端子を前記出力抵抗を介してローレベルにプルダウンし、前記プルアップ状態において、対応する入力端子を前記出力抵抗を介して前記ローレベルよりも高いハイレベルにプルアップし、
前記コントローラは、前記複数の入力端子の何れかを対象入力端子に設定し、
前記対象入力端子に接続される前記信号出力回路を前記プルダウン状態に設定し且つ前記対象入力端子における電圧を前記マルチプレクサを介して前記ＡＤコンバータに供給した状態において、前記ＡＤコンバータにＡＤ変換を実行させることで第１デジタル値を取得し、
前記対象入力端子に接続される前記信号出力回路を前記プルアップ状態に設定し且つ前記対象入力端子における電圧を前記マルチプレクサを介して前記ＡＤコンバータに供給した状態において、前記ＡＤコンバータにＡＤ変換を実行させることで第２デジタル値を取得する
、請求項１に記載のＡＤ変換装置。
【請求項５】
前記対象入力端子は、対象配線を介して、ＡＤ変換されるべきアナログ信号を受けるよう構成され、
当該ＡＤ変換装置は、前記第１デジタル値及び前記第２デジタル値間の差に基づき前記対象入力端子及び前記対象配線間が非接続となっているかを判定するよう構成された判定回路を更に備える
、請求項４に記載のＡＤ変換装置。
【請求項６】
前記コントローラは、各信号出力回路の状態をプルダウン状態を含む複数の状態の何れかに制御し、
各信号出力回路は、前記プルダウン状態において、対応する入力端子を前記出力抵抗を介してローレベルにプルダウンし、
前記複数の入力端子は互いに隣接する第１入力端子及び第２入力端子を含み、
前記コントローラは、
前記第１入力端子に接続される前記信号出力回路を前記プルダウン状態に設定し且つ前記第２入力端子における電圧を前記マルチプレクサを介して前記ＡＤコンバータに供給した状態において、前記ＡＤコンバータにＡＤ変換を実行させることでデジタル値を取得する
、請求項１に記載のＡＤ変換装置。
【請求項７】
前記第２入力端子は、対応する配線を介して、ＡＤ変換されるべきアナログ信号を受けるよう構成され、
前記アナログ信号のレベルは前記ローレベルよりも高く、
当該ＡＤ変換装置は、前記デジタル値に基づき前記第１入力端子及び前記第２入力端子間が短絡しているかを判定するよう構成された判定回路を更に備える
、請求項６に記載のＡＤ変換装置。
【請求項８】
前記コントローラは、各信号出力回路の状態をプルダウン状態を含む複数の状態の何れかに制御し、
各信号出力回路は、前記プルダウン状態において、対応する入力端子を前記出力抵抗を介してローレベルにプルダウンし、
前記コントローラは、前記複数の入力端子の何れかを対象入力端子に設定し、
前記対象入力端子に接続される前記信号出力回路を前記プルダウン状態に設定し且つ前記対象入力端子における電圧を前記マルチプレクサを介して前記ＡＤコンバータに供給した状態において、前記ＡＤコンバータにＡＤ変換を実行させることでデジタル値を取得する
、請求項１に記載のＡＤ変換装置。
【請求項９】
前記対象入力端子は、対象配線を介して、ＡＤ変換されるべきアナログ信号を受けるよう構成され、
前記アナログ信号のレベルは前記ローレベルよりも高く、
当該ＡＤ変換装置は、前記デジタル値に基づき前記対象入力端子及び前記対象配線間が非接続となっているかを判定するよう構成された判定回路を更に備える
、請求項８に記載のＡＤ変換装置。
【請求項１０】
前記コントローラは、各信号出力回路の状態をプルアップ状態を含む複数の状態の何れかに制御し、
各信号出力回路は、前記プルアップ状態において、対応する入力端子を前記出力抵抗を介してハイレベルにプルアップし、
前記複数の入力端子は互いに隣接する第１入力端子及び第２入力端子を含み、
前記コントローラは、
前記第１入力端子に接続される前記信号出力回路を前記プルダウン状態に設定し且つ前記第２入力端子における電圧を前記マルチプレクサを介して前記ＡＤコンバータに供給した状態において、前記ＡＤコンバータにＡＤ変換を実行させることでデジタル値を取得する
、請求項１に記載のＡＤ変換装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、ＡＤ変換装置に関する。
続きを表示（約 3,000 文字）【背景技術】
【０００２】
複数の入力端子を有し、複数の入力端子の何れかにおけるアナログ信号を選択的にデジタル信号に変換するＡＤ変換装置がある。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－６８９３号公報
【０００４】
［概要］
この種のＡＤ変換装置において、２つの入力端子が短絡する異常が発生することがある。またＡＤ変換されるべき信号を伝搬する配線と入力端子とが非接続となる異常が発生することもある。これらの異常の検出に資する回路構成が要望される。
【０００５】
本開示の一態様に係るＡＤ変換装置は、ＡＤコンバータと、複数の入力端子と、前記複数の入力端子の何れかにおける電圧を選択的に前記ＡＤコンバータに供給するよう構成されたマルチプレクサと、前記ＡＤコンバータにおけるＡＤ変換の実行制御を行うとともに前記マルチプレクサの状態を制御するよう構成されたコントローラと、を備え、前記入力端子ごとに信号出力回路を備え、各信号出力回路は、出力抵抗を有し、対応する入力端子を前記出力抵抗を介してプルダウン又はプルアップ可能に構成される。
【図面の簡単な説明】
【０００６】
図１は、本開示の実施形態に係るＡＤ変換システムの全体構成図である。
図２は、本開示の実施形態に係る変換ユニットの内部構成を、その周辺回路と共に示す図である。
図３は、本開示の実施形態に係る変換ユニットの内部構成を、その周辺回路と共に示す図である。
図４は、本開示の実施形態に係る信号出力回路の内部構成例を示す図である。
図５は、本開示の実施形態に係る変換ユニットの外観斜視図である。
図６は、参考変換ユニットの説明図である。
図７は、本開示の実施形態で適宜想定される数値例を示す図である。
図８は、本開示の実施形態に属する実施例ＥＸ＿Ａ１に係り、短絡検出動作のフローチャートである。
図９は、本開示の実施形態に属する実施例ＥＸ＿Ａ１に係り、短絡検出動作にて設定される１つの状態を示す図である。
図１０は、本開示の実施形態に属する実施例ＥＸ＿Ａ１に係り、短絡検出動作にて設定される他の１つの状態を示す図である。
図１１は、本開示の実施形態に属する実施例ＥＸ＿Ａ２に係り、開放検出動作のフローチャートである。
図１２は、本開示の実施形態に属する実施例ＥＸ＿Ａ２に係り、開放検出動作にて設定される１つの状態を示す図である。
図１３は、本開示の実施形態に属する実施例ＥＸ＿Ａ２に係り、開放検出動作にて設定される他の１つの状態を示す図である。
図１４は、本開示の実施形態に属する実施例ＥＸ＿Ｂ１に係り、短絡検出動作のフローチャートである。
図１５は、本開示の実施形態に属する実施例ＥＸ＿Ｂ１に係り、短絡検出動作にて設定される１つの状態を示す図である。
図１６は、本開示の実施形態に属する実施例ＥＸ＿Ｂ２に係り、開放検出動作のフローチャートである。
図１７は、本開示の実施形態に属する実施例ＥＸ＿Ｂ２に係り、開放検出動作にて設定される１つの状態を示す図である。
図１８は、本開示の実施形態に属する実施例ＥＸ＿Ｃ１に係り、短絡検出動作のフローチャートである。
図１９は、本開示の実施形態に属する実施例ＥＸ＿Ｃ１に係り、短絡検出動作にて設定される１つの状態を示す図である。
図２０は、本開示の実施形態に属する実施例ＥＸ＿Ｃ２に係り、開放検出動作のフローチャートである。
図２１は、本開示の実施形態に属する実施例ＥＸ＿Ｃ２に係り、開放検出動作にて設定される１つの状態を示す図である。
図２２は、本開示の実施形態に属する実施例ＥＸ＿Ｄ１に係り、短絡検出動作のフローチャートである。
図２３は、本開示の実施形態に属する実施例ＥＸ＿Ｄ１に係り、短絡検出動作にて設定される１つの状態を示す図である。
図２４は、本開示の実施形態に属する実施例ＥＸ＿Ｅ１に係り、短絡検出動作のフローチャートである。
図２５は、本開示の実施形態に属する実施例ＥＸ＿Ｅ１に係り、短絡検出動作にて設定される１つの状態を示す図である。
図２６は、本開示の実施形態に属する実施例ＥＸ＿Ｆ２に係り、変換ユニットの変形構成を示す図である。
【０００７】
［詳細な説明］
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“ＳＷ
Ｈ
”によって参照されるハイ側スイッチＳＷ
Ｈ
は（図２参照）、ハイ側スイッチＳＷ
Ｈ
と表記されることもあるし、スイッチＳＷ
Ｈ
と略記されることもあり得るが、それらは全て同じものを指す。
【０００８】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部（reference conductor）を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。
【０００９】
ＭＯＳＦＥＴに例示されるＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。
【００１０】
任意のスイッチを１以上のＦＥＴ（電界効果トランジスタ）にて構成することができ、或るスイッチがオン状態のときには当該スイッチの両端間が導通する一方で或るスイッチがオフ状態のときには当該スイッチの両端間が非導通となる。
（【００１１】以降は省略されています）

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