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公開番号2025077973
公報種別公開特許公報(A)
公開日2025-05-19
出願番号2024110065
出願日2024-07-09
発明の名称電気素子試験装置および電気素子の試験方法
出願人株式会社クオルテック
代理人
主分類G01R 31/26 20200101AFI20250512BHJP(測定;試験)
要約【課題】
電気素子の素子端子ピッチ、素子端子数には多種の規格があり、規格に合わせて接続治具を作製する必要がある。
【解決手段】
プリント基板183a、基板183bには、幅Wと幅Sの接触パターン161が形成されている。プリント基板183aとプリント基板183bは接触パターン面を対面させ、接触パターン間に素子端子226を狭持させる。電気素子101aは第1の端子ピッチ、電気素子101bは第2の端子ピッチ、電気素子101cは第1の端子ピッチと第2の端子ピッチである。電気素子101aは幅Sの接触パターン161に中央の素子端子を接触させて接続し、電気素子101bは幅Sの接触パターン161に端の素子端子を接触させて接続し、電気素子101cの素子端子のすべては幅Wの接触パターン161に接触させて接続する。
【選択図】図7
特許請求の範囲【請求項１】
第１の素子端子と第２の素子端子を有する電気素子を試験する電気素子試験装置であって、
第１の幅の第１の接触パターンと、第２の幅の第２の接触パターンが周期的に形成された第１の基板と、
第１の幅の第１の接触パターンと、第２の幅の第２の接触パターンが周期的に形成された第２の基板と、
前記第１の接続端子と前記第２の接続端子間に試験電流を供給する電源装置と、
前記第１の基板の接触パターンと前記第２の基板の接触パターンを対面させて配置し、
前記第１の基板の第１の接触パターンと、前記第２の基板の第１の接触パターン間に前記第１の素子端子を狭持させ、
前記第１の基板の第２の接触パターンと、前記第２の基板の第２の接触パターン間に前記第２の素子端子を狭持させることを特徴とする電気素子試験装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、ＩＧＢＴ、ＳｉＣ、ＧａＯ、Ｇａ
２
Ｏ
３
、ＧａＮ、ＩＧＢＴ、ＭＯＳ－ＦＥＴ、Ｇａｎ－ＦＥＴ、バイポーラトランジスタ、サイリスタ、ダイオード、トライアック、ポジスタ、サーミスタ等の半導体素子、抵抗素子、コイル、水晶素子、コンデンサ等の電気素子のサイクル試験を行う半導体素子（電気素子）試験装置、半導体素子（電気素子）評価装置、パワーサイクル試験装置（パワーサイクルテスタ）、半導体素子（電気素子）の試験方法、半導体素子（電気素子）の評価装置または評価方法、パワーサイクル試験（パワーサイクルテスト）方法等に関するものである。
本発明は図４２、図４３に図示するように、多種多様な電気素子等（半導体素子、電気部品、電子部品）１０１に適用できる。
続きを表示（約 1,200 文字）【０００２】
また、本発明は半導体素子等の試験時に半導体素子の端子等と電気接続を取る機構、構造、取付け装置、実装方法、取付け手順、取付け方法に関するものである。
【０００３】
本発明は、半導体素子の実使用環境、実使用状態での故障モードに近いストレスを効率よく再現でき、高い精度でパワー半導体素子等の評価、試験を行うことができる半導体素子（電気素子）試験装置および半導体素子（電気素子）の試験・評価方法を提供する。
本発明は、試験する電気素子、半導体素子の取付け、取外し、取替えが容易な方法、構造、試験装置を提供するものである。
【背景技術】
【０００４】
パワー半導体素子の寿命には、パワー半導体素子自体の発熱に起因した熱疲労現象による寿命と、パワー半導体素子の外部環境の温度変化に起因した熱疲労現象による寿命とがある。また、パワー半導体素子のゲート絶縁膜への印加電圧による電圧疲労による寿命等がある。
【０００５】
一般的に、パワー半導体素子の寿命試験は、パワー半導体素子に通電オンオフを繰り返すことが行われている。パワー半導体素子のエミッタ端子（ソース端子）、コレクタ端子（ドレイン端子）等に電圧を印加し、また、試験電流を流し、ベース端子（ゲート端子）に周期的なオンオフ信号（動作／非動作信号）を印加することにより、電気素子、半導体素子の試験が実施される。
【０００６】
試験時に半導体素子に印加する電流は数百アンペアと大きい。そのため、発熱、電圧降下をさけるため低抵抗の接続配線等を必要とする。また、試験も多くの種類があり、試験の種類に対応させて接続配線の接続を変更する必要がある。接続配線の変更等に長時間を必要としていた。
【０００７】
半導体素子（電気素子）は使用環境（温度、湿度）に応じて試験を実施する必要がある。しかし、使用環境（温度、湿度）を短時間で発生することが容易でなく、また、使用環境（温度、湿度）に適切に半導体素子（電気素子）を配置することが難しかった。
【先行技術文献】
【特許文献】
【０００８】
特開２０１７－１７８２２
【発明の概要】
【発明が解決しようとする課題】
【０００９】
トランジスタ等の半導体素子を試験するために印加する定電流は数百Ａ以上の電流のため、接続配線は低抵抗の太い線材を使用する必要がある。また、半導体素子の素子端子２２６とは密接した、低抵抗値に接続を取る必要がある。
【００１０】
太い接続配線は硬く、柔軟性がない。試験項目に対応させる時の太い線材の接続配線の接続変更は、長時間を必要とする。また、素子端子２２６は経時変化が発生しない接続を行う必要がある。
（【００１１】以降は省略されています）

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