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公開番号2025133654
公報種別公開特許公報(A)
公開日2025-09-11
出願番号2024031746
出願日2024-03-01
発明の名称半導体装置
出願人富士電機株式会社
代理人個人
主分類H10D 30/01 20250101AFI20250904BHJP()
要約【課題】ボディダイオードの逆回復特性を改善することができる半導体装置を提供すること。
【解決手段】ドリフト層をn型カラム領域3およびp型カラム領域4からなる並列pn層2としたSJ-MOSFETであって、半導体基板30の活性領域21に、導電膜52とn型カラム領域3とのショットキー接合によるSBD50のセルを部分的に挟んで複数のMOSセル9が隣接して設けられている。導電膜52は、ソース電極14と半導体基板30との間に選択的に設けられている。活性領域21の全域にわたって並列pn層2の内部のp型ベース領域5の直下の深さ位置に、低キャリアライフタイム領域41が設けられている。活性領域21とエッジ終端領域22との境界と、ゲートパッド15の外周直下と、において並列pn層2の内部に深さ方向の全域にわたって、低キャリアライフタイム領域42が設けられている。
【選択図】図3
特許請求の範囲【請求項１】
半導体基板に設けられた活性領域と、
前記活性領域の周囲を囲む終端領域と、
前記活性領域において前記半導体基板の内部に設けられた、第１導電型カラム領域と第２導電型カラム領域とを前記半導体基板のおもて面に平行な第１方向に交互に繰り返し隣接して配置した並列ｐｎ層と、
前記半導体基板の内部で前記並列ｐｎ層に接して選択的に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域と接して、前記半導体基板のおもて面に選択的に設けられた第１導電型の第２半導体領域と、
前記活性領域において前記半導体基板のおもて面に選択的に設けられたゲート絶縁膜と、
前記活性領域において前記ゲート絶縁膜の前記半導体基板と対向する位置に設けられるゲート電極と、
前記半導体基板のおもて面に設けられ、前記第２半導体領域と接する第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
前記半導体基板のおもて面と前記第１電極との間に、前記第１電極および前記第１導電型カラム領域に接して選択的に設けられた導電膜と、
前記導電膜と前記第１導電型カラム領域とのショットキー接合によるショットキーバリアダイオードと、
前記活性領域の全域にわたって前記並列ｐｎ層の内部で、前記第１半導体領域の直下の深さ位置に設けられた、第１キャリアライフタイムキラーが導入されてなる第１低キャリアライフタイム領域と、
を備えることを特徴とする半導体装置。
続きを表示（約 1,300 文字）【請求項２】
前記活性領域と前記終端領域との境界において、前記半導体基板の上面から前記並列ｐｎ層の下面深さまでの全域にわたって設けられた、第２キャリアライフタイムキラーが導入されてなる第２低キャリアライフタイム領域を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板のおもて面に、前記第１電極と離れて設けられ、前記ゲート電極が電気的に接続されたゲートパッドを備え、
前記ゲートパッドの外周の直下において前記並列ｐｎ層のおもて面から前記並列ｐｎ層の下面深さまでの全域にわたって設けられた、第２キャリアライフタイムキラーが導入されてなる第２低キャリアライフタイム領域を備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記導電膜と前記第１導電型カラム領域との間に、前記導電膜に接して選択的に設けられた第２導電型の第３半導体領域を備え、
前記ショットキーバリアダイオードは、前記導電膜と前記第１導電型カラム領域とのショットキー接合と、前記第３半導体領域と前記第１導電型カラム領域とのｐｎ接合と、混在させたＪＢＳ構造であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第３半導体領域の下端は、前記第１半導体領域の下面と同じ深さか、前記第１半導体領域の下面より前記半導体基板のおもて面寄りであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第３半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度と同じか、それよりも高いことを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記半導体基板の裏面と前記並列ｐｎ層との間に、前記第２電極に接して設けられた、前記第１導電型カラム領域よりも不純物濃度の高い第１導電型高濃度領域を備え、
前記ショットキーバリアダイオードは、前記導電膜と前記第１導電型カラム領域および前記第１導電型高濃度領域とのショットキー接合によるＭＰＳ構造であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記ゲート電極と、前記ゲート絶縁膜と、前記第１半導体領域と、前記第２半導体領域と、で構成される絶縁ゲート構造の複数のセルは、前記ショットキーバリアダイオードのセルを部分的に挟んで前記第１方向に隣接して配置され、前記半導体基板のおもて面に平行でかつ前記第１方向と直交する第２方向にストライプ状に延在することを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記ゲート電極と、前記ゲート絶縁膜と、前記第１半導体領域と、前記第２半導体領域と、で構成される絶縁ゲート構造の複数のセルは、前記ショットキーバリアダイオードのセルを部分的に挟んでマトリクス状に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記ゲート電極と、前記ゲート絶縁膜と、前記第１半導体領域と、前記第２半導体領域と、で構成される絶縁ゲート構造は、前記半導体基板のおもて面に沿って延びる前記ゲート電極を備えたプレーナゲート構造であることを特徴とする請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
この発明は、半導体装置に関する。
続きを表示（約 3,000 文字）【背景技術】
【０００２】
従来、ドリフト層をｎ
-
型領域のみで構成した通常のＭＯＳＦＥＴや、ドリフト層をｎ型カラム領域とｐ型カラム領域との並列ｐｎ層とした超接合（ＳＪ：ＳｕｐｅｒＪｕｎｃｔｉｏｎ）構造のＳＪ－ＭＯＳＦＥＴにおいて、ＭＯＳＦＥＴと同一の半導体基板にショットキーバリアダイオード（ＳＢＤ：ＳｃｈｏｔｔｋｙＢａｒｒｉｅｒＤｉｏｄｅ）を内蔵したり、半導体基板内のキャリアライフタイムを局所的に短くしたりすることで、小型化や逆回復特性向上を図った構造が公知である（例えば、下記特許文献１～５参照。）。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１６４９１４号公報
特開２０２１－０２７１３８号公報
特許第６７３２３５９号公報
特開２００９－０５４９６１号公報
特開２０１５－０１８９１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＳＪ－ＭＯＳＦＥＴでは、寄生のｐｎ接合ダイオード（ボディダイオード）の逆回復特性がハードリカバリになり、ＳＪ－ＭＯＳＦＥＴのスイッチング特性やＳＪ－ＭＯＳＦＥＴと電気的に接続された周辺部品の動作に悪影響を与える。
【０００５】
この発明は、上述した従来技術による課題を解消するため、ボディダイオードの逆回復特性を改善することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板に、活性領域と、前記活性領域の周囲を囲む終端領域と、が設けられている。前記活性領域において前記半導体基板の内部に、第１導電型カラム領域と第２導電型カラム領域とを前記半導体基板のおもて面に平行な第１方向に交互に繰り返し隣接して配置した並列ｐｎ層が設けられている。前記半導体基板の内部で前記並列ｐｎ層に接して、第２導電型の第１半導体領域が選択的に設けられている。前記半導体基板のおもて面に、前記第１半導体領域と接して、第１導電型の第２半導体領域が選択的に設けられている。前記活性領域において前記半導体基板のおもて面に、ゲート絶縁膜が選択的に設けられている。
【０００７】
記活性領域において前記ゲート絶縁膜の前記半導体基板と対向する位置にゲート電極が設けられている。第１電極は、前記半導体基板のおもて面に設けられ、前記第２半導体領域と接する。第２電極は、前記半導体基板の裏面に設けられている。導電膜は、前記半導体基板のおもて面と前記第１電極との間に、前記第１電極および前記第１導電型カラム領域に接して選択的に設けられている。前記導電膜と前記第１導電型カラム領域とのショットキー接合によるショットキーバリアダイオードが設けられている。前記活性領域の全域にわたって前記並列ｐｎ層の内部で、前記第１半導体領域の直下の深さ位置に、第１キャリアライフタイムキラーが導入されてなる第１低キャリアライフタイム領域が設けられている。
【０００８】
上述した発明によれば、半導体基板の内部に絶縁ゲート構造によって形成される寄生のｐｎ接合ダイオード（ボディダイオード）の逆回復電流の変化を緩やかにすることができる。また、ボディダイオードの実効的な（見かけ上の）逆回復電流量を小さくすることができる。
【発明の効果】
【０００９】
本発明にかかる半導体装置によれば、ボディダイオードの逆回復特性を改善することができるという効果を奏する。
【図面の簡単な説明】
【００１０】
実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
図１の活性領域の一部を拡大して示す平面図である。
図２の切断線Ａ－Ａ’における断面構造を示す断面図である。
実施の形態２にかかる半導体装置の活性領域の一部を半導体基板のおもて面側から見たレイアウトを拡大して示す平面図である。
図４の切断線Ｂ－Ｂ’における断面構造を示す断面図である。
図４の切断線Ｃ－Ｃ’における断面構造を示す断面図である。
実施の形態３にかかる半導体装置の活性領域の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。
図７の切断線Ｄ１－Ｄ１’における断面構造を示す断面図である。
図７の切断線Ｄ２－Ｄ２’における断面構造を示す断面図である。
図７の切断線Ｅ－Ｅ’における断面構造を示す断面図である。
実施の形態４にかかる半導体装置の構造を示す断面図である。
実施の形態４にかかる半導体装置の構造の別例を示す断面図である。
実施の形態４に係る半導体装置の構造の別例を示す断面図である。
実施の形態５にかかる半導体装置の活性領域の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。
図１４の切断線Ｆ１－Ｆ１’における断面構造を示す断面図である。
図１４の切断線Ｆ２－Ｆ２’における断面構造を示す断面図である。
図１４の切断線Ｇ－Ｇ’における断面構造を示す断面図である。
図１４の切断線Ｈ－Ｈ’における断面構造を示す断面図である。
実施の形態６にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
実施の形態６にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの別例を示す平面図である。
図１８の切断線Ｉ－Ｉ’における断面構造を示す断面図である。
図１８の切断線Ｊ－Ｊ’における断面構造を示す断面図である。
図１８の切断線Ｋ－Ｋ’における断面構造を示す断面図である。
図１８の切断線Ｉ－Ｉ’における断面構造の別例を示す断面図である。
図１８の切断線Ｊ－Ｊ’における断面構造の別例を示す断面図である。
図１８の切断線Ｋ－Ｋ’における断面構造の別例を示す断面図である。
図１８の切断線Ｌ－Ｌ’における断面構造を示す断面図である。
図１８の切断線Ｍ－Ｍ’における断面構造を示す断面図である。
図１８の切断線Ｎ－Ｎ‘における断面構造を示す断面図である。
図１８の切断線Ｌ－Ｌ’における別例の断面構造を示す断面図である。
図１８の切断線Ｍ－Ｍ‘における別例の断面構造を示す断面図である。
図１８の切断線Ｎ－Ｎ‘における別例の断面構造を示す断面図である。
実施の形態８にかかる半導体装置の構造を示す断面図である。
実施の形態８にかかる半導体装置の構造の別例を示す断面図である。
参考例の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
図２９の切断線ＡＡ－ＡＡ’における断面構造を示す断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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