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公開番号2025077204
公報種別公開特許公報(A)
公開日2025-05-19
出願番号2023189226
出願日2023-11-06
発明の名称半導体装置
出願人住友電気工業株式会社
代理人個人,個人,個人,個人
主分類H01L 21/768 20060101AFI20250512BHJP(基本的電気素子)
要約【課題】増幅器の効率が低下しにくい半導体装置を提供する。
【解決手段】半導体装置は、主面を有する基板の主面上に設けられ、オーミック電極を含む第1電極を有するトランジスタと、トランジスタ上に形成され、第2電極、第2電極上に設けられる第1絶縁層、および第1絶縁層上に設けられる第3電極を有するMIMキャパシタと、第1電極と第2電極との間に設けられる第2絶縁層と、第2絶縁層を貫通し、第1電極と第2電極とを相互に電気的に接続する複数のビアとを備える。
【選択図】図1
特許請求の範囲【請求項１】
主面を有する基板の前記主面上に設けられ、オーミック電極を含む第１電極を有するトランジスタと、
前記トランジスタ上に形成され、第２電極、前記第２電極上に設けられる第１絶縁層、および前記第１絶縁層上に設けられる第３電極を有するＭＩＭキャパシタと、
前記第１電極と前記第２電極との間に設けられる第２絶縁層と、
前記第２絶縁層を貫通し、前記第１電極と前記第２電極とを相互に電気的に接続する複数のビアと、
を備える、半導体装置。
続きを表示（約 700 文字）【請求項２】
前記ＭＩＭキャパシタは、前記トランジスタのゲート電極上を避けて設けられる、請求項１に記載の半導体装置。
【請求項３】
前記ＭＩＭキャパシタは、前記主面に垂直な方向から見て前記第１電極上に収まる、請求項１に記載の半導体装置。
【請求項４】
前記ＭＩＭキャパシタは、
前記主面に垂直な方向から見て前記第１電極上に収まる第１部分と、
前記第１部分に連続して、前記主面に垂直な方向から見て前記トランジスタの外部に設けられる第２部分と、
を有する、請求項１に記載の半導体装置。
【請求項５】
前記トランジスタは、ＩＩＩ－Ｖ族半導体を含むＨＥＭＴである、請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１絶縁層の誘電率は、前記第２絶縁層の誘電率よりも大きい、請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項７】
前記主面に垂直な方向における前記第１絶縁層の厚みは、前記主面に垂直な方向における前記第２絶縁層の厚みより薄い、請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項８】
前記主面に垂直な方向における前記第２電極の厚みは、前記主面に垂直な方向における前記第１電極の厚みよりも薄い、請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項９】
前記主面に垂直な方向における前記複数のビアの長さは、０．１μｍ以上１０μｍ以下である、請求項１から請求項４のいずれか１項に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
特許文献１には、ＭＩＭキャパシタを有する半導体素子に関する技術が開示されている。該技術は、半導体基板上に形成され、下部電極、誘電体膜、および上部電極で構成されたＭＩＭキャパシタを含む。ＭＩＭキャパシタの上部電極上に、第１ビアホールを有する第１層間絶縁膜と、第２ビアホールを有する第２層間絶縁膜とが形成されている。第２層間絶縁膜上において、第１ビアホールおよび第２ビアホールを通じて上部電極と連結される配線層が形成され、ＭＩＭキャパシタの下部電極および配線層間の垂直距離が大きくなる。
【先行技術文献】
【特許文献】
【０００３】
特開２００４－１９３５６３
特開２０１１－１６５９３１
特開２００４－０２２７７３
特開２０１７－０５９６２１
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来、増幅器において、例えばＨＥＭＴ（High Electron MobilityTransistor）といったトランジスタと、ＭＩＭ（Metal-Insulator-Metal）キャパシタとは、基板上において基板面に沿う方向に並んで配置され、引き回し配線を介して接続される。引き回し配線が長くなることにより、回路のインダクタンス成分が大きくなる。このインダクタンス成分の影響により、インピーダンスの調整は複雑となり、配線長が長くなりやすい。配線長が長くなることにより、損失が増加し、増幅器の効率が低下しやすくなる。
【０００５】
本開示は、増幅器の効率が低下しにくい半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一実施形態による半導体装置は、主面を有する基板の主面上に設けられ、オーミック電極を含む第１電極を有するトランジスタと、トランジスタ上に形成され、第２電極、第２電極上に設けられる第１絶縁層、および第１絶縁層上に設けられる第３電極を有するＭＩＭキャパシタと、第１電極と第２電極との間に設けられる第２絶縁層と、第２絶縁層を貫通し、第１電極と第２電極とを相互に電気的に接続する複数のビアとを備える。
【発明の効果】
【０００７】
本開示によれば、増幅器の効率が低下しにくい半導体装置を提供できる。
【図面の簡単な説明】
【０００８】
図１は、本開示の第１実施形態に係る半導体装置を示す平面図である。
図２は、第１実施形態に係る半導体装置の回路図である。
図３は、図１に示されるＩＩＩ－ＩＩＩ線に沿った断面図である。
図４は、トランジスタを示す平面図である。
図５は、図１に示されるＶ－Ｖ線に沿った断面図である。
図６は、図１に示されるＶＩ－ＶＩ線に沿った断面図である。
図７は、第２実施形態に係る半導体装置を示す平面図である。
図８は、第２実施形態に係る半導体装置の回路図である。
図９は、図７に示されるＩＸ－ＩＸ線に沿った断面図である。
図１０は、第３実施形態に係る半導体装置の増幅器を示す平面図である。
図１１は、図１０に示されるＸＩ－ＸＩ線に沿った断面図である。
図１２は、比較例である半導体装置を示す平面図である。
図１３は、比較例である半導体装置の回路図である。
図１４は、第１実施形態に係る半導体装置および比較例である半導体装置におけるインピーダンス特性を示すスミスチャートである。
図１５は、検証例である増幅回路の回路図である。
図１６は、検証例である増幅回路の特性を示す図である。
図１７は、検証例であるドハティ増幅回路の回路図である。
図１８は、検証例であるドハティ増幅回路の特性を示す図である。
【発明を実施するための形態】
【０００９】
［本開示の実施形態の説明］
最初に、本開示の実施形態の内容を列記して説明する。［１］本開示の一実施形態による半導体装置は、主面を有する基板の主面上に設けられ、オーミック電極を含む第１電極を有するトランジスタと、トランジスタ上に形成され、第２電極、第２電極上に設けられる第１絶縁層、および第１絶縁層上に設けられる第３電極を有するＭＩＭキャパシタと、第１電極と第２電極との間に設けられる第２絶縁層と、第２絶縁層を貫通し、第１電極と第２電極とを相互に電気的に接続する複数のビアとを備える。
【００１０】
上記［１］の半導体装置において、ＭＩＭキャパシタがトランジスタ上に形成され、複数のビアによってトランジスタとＭＩＭキャパシタとが電気的に接続される。これにより、トランジスタとＭＩＭキャパシタとの間の距離は、主面に沿う方向にＭＩＭキャパシタおよびトランジスタが並んで配置され、トランジスタとＭＩＭキャパシタとが引き回し配線によって接続される場合における、トランジスタとＭＩＭキャパシタとの間の距離よりも短くなる。故に、［１］の半導体装置の構成におけるトランジスタとＭＩＭキャパシタとの間のインダクタンス成分の大きさは、トランジスタとＭＩＭキャパシタとが引き回し配線によって接続される場合と比較して小さくなる。したがって、損失が低減されるので、増幅器の効率が低下しにくい半導体装置を実現可能である。
（【００１１】以降は省略されています）

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