特許ウォッチ

公開番号2025086141
公報種別公開特許公報(A)
公開日2025-06-06
出願番号2023199992
出願日2023-11-27
発明の名称半導体基板の製造方法
出願人グローバルウェーハズ・ジャパン株式会社
代理人個人,個人
主分類C30B 29/06 20060101AFI20250530BHJP(結晶成長)
要約【課題】エピタキシャル層のスタッキングフォルトを抑制しながら、かつ、デバイス製造工程の熱処理時における基板側からエピタキシャル層へのリン拡散を軽減して、デバイス不良を抑制する。
【解決手段】シリコン基板の製造方法であって、ドーパントとしてリンを添加し電気抵抗率が0.9mΩ・cm以下であるシリコン単結晶を育成する工程と、前記シリコン単結晶からシリコン基板を切り出す工程と、を有し、電気抵抗率Rである前記シリコン基板が位置したシリコン単結晶の領域における700℃以下600℃以上の通過時間Y(min)を式(1)と式(2)とを満たす範囲となるように制御する。
【選択図】図1
特許請求の範囲【請求項１】
ドーパントとしてリンを添加し電気抵抗率が０．９ｍΩ・ｃｍ以下であるシリコン単結晶を育成する工程と、
前記シリコン単結晶からシリコン基板を切り出す工程と、を有し、
電気抵抗率Ｒである前記シリコン基板が位置したシリコン単結晶の領域における７００℃以下６００℃以上の通過時間Ｙ（ｍｉｎ）を式（１）と式（２）とを満たす範囲となるように制御することを特徴とする半導体基板の製造方法。
Ｙ≦５０００×Ｒ
２
－６７３０×Ｒ＋２３１０・・・（１）
Ｙ≧５４２９×Ｒ
２
－９９０６×Ｒ＋４５６９・・・（２）
続きを表示（約 350 文字）【請求項２】
ドーパントとしてリンを添加し電気抵抗率が０．９ｍΩ・ｃｍ以下であるシリコン単結晶を育成する工程と、
前記シリコン単結晶からシリコン基板を切り出す工程と、
前記シリコン基板の表面に、６５ｎｍ以上のライトポイントデフェクトの密度が５０個以下のエピタキシャル膜を形成する工程と、を有し、
電気抵抗率Ｒである前記シリコン基板が位置したシリコン単結晶の領域における７００℃以下６００℃以上の通過時間Ｙ（ｍｉｎ）を式（１）と式（２）とを満たす範囲となるように制御することを特徴とする半導体基板の製造方法。
Ｙ≦５０００×Ｒ
２
－６７３０×Ｒ＋２３１０・・・（１）
Ｙ≧５４２９×Ｒ
２
－９９０６×Ｒ＋４５６９・・・（２）

発明の詳細な説明【技術分野】
【０００１】
本発明は、シリコン基板、或いはシリコンエピタキシャル基板である半導体基板の製造方法に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（metal oxidesemiconductorfield effect transistor）用シリコンエピタキシャル基板では、基板の低抵抗率化が要求されており、現在までに１ｍΩ・ｃｍ以下の基板が知られている。
【０００３】
しかしながら、シリコン単結晶インゴット成長時に高濃度のリンを添加して、例えば抵抗率を１．１ｍΩ・ｃｍ以下にした場合、このようなシリコン単結晶インゴットから切り出したシリコン基板にエピタキシャル層を成長させると、エピタキシャル層に積層欠陥（スタッキングフォルト、以下「ＳＦ」ともいう。）が多数発生することが知られている。このスタッキングフォルトは、シリコンエピタキシャル基板の表面に段差として現れ、該基板表面のライトポイントデフェクト（ＬＰＤ）の数の増加として検出される。
【０００４】
スタッキングフォルト発生の起点は、シリコンとリンの析出物（Ｓｉ－Ｐ欠陥）であると推定されている。
【０００５】
特許文献１によれば、特に、抵抗率を低くするために高濃度にリンがドープされた単結晶では、その濃度は約１×１０
２０
ａｔｏｍｓ／ｃｃ程度となっており、特に、単結晶の温度が６００℃から７００℃の範囲で、シリコンとリンの析出物（Ｓｉ－Ｐ欠陥）が形成されることが記載されている。
【０００６】
Ｓｉ－Ｐ欠陥の形成を抑制するため、特許文献１には、シリコン単結晶育成中の冷却過程における７００℃以下６００℃以上の通過時間が３００分未満とすることで、スタッキングフォルトを低減しながら、電気抵抗率が０．６ｍΩ・ｃｍ以上１．０ｍΩ・ｃｍ以下のシリコン単結晶を作製する技術が提案されている。
また、特許文献２には、シリコン単結晶育成中の５７０℃±７０℃の通過時間を２０分以上２００分以下とすることにより、エピタキシャル成膜時のエピタキシャル層におけるスタッキングフォルトの成長を抑制し、低抵抗率のシリコン単結晶を作製する技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
特開２０２１－１０９８０７号公報
ＷＯ２０１４／１７５１２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１及び特許文献２に記載された方法により製造されたシリコンエピタキシャル基板にあっては、エピタキシャル層の形成時にスタッキングフォルトの発生が抑制される。
しかしながら、その後のデバイス製造工程において、シリコンエピタキシャル基板を熱処理する際、基板側からエピタキシャル層へのリンの拡散を十分に抑制することができない。その結果、エピタキシャル層に基板側からリンが拡散してエピタキシャル層の抵抗率が減少し、設計通りの電気特性が得られずに、デバイス不良を引き起こす虞があった。
【０００９】
本発明は、上記課題を解決するためになされたものであり、エピタキシャル層の形成時にエピタキシャル層のスタッキングフォルトを抑制しながら、かつ、デバイス製造工程の熱処理時における基板側からエピタキシャル層へのリン拡散を軽減して、デバイス不良を抑制することのできる半導体基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記した課題を解決するためになされた、本発明に係るシリコン基板の製造方法は、シリコン基板の製造方法であって、ドーパントとしてリンを添加し電気抵抗率が０．９ｍΩ・ｃｍ以下であるシリコン単結晶を育成する工程と、前記シリコン単結晶からシリコン基板を切り出す工程と、を有し、電気抵抗率Ｒである前記シリコン基板が位置したシリコン単結晶の領域における７００℃以下６００℃以上の通過時間Ｙ（ｍｉｎ）を式（１）と式（２）とを満たす範囲となるように制御することに特徴を有する。
Ｙ≦５０００×Ｒ
２
－６７３０×Ｒ＋２３１０・・・（１）
Ｙ≧５４２９×Ｒ
２
－９９０６×Ｒ＋４５６９・・・（２）
（【００１１】以降は省略されています）

関連特許