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公開番号2025086885
公報種別公開特許公報(A)
公開日2025-06-09
出願番号2024201624
出願日2024-11-19
発明の名称半導体パッケージ
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H01L 25/07 20060101AFI20250602BHJP(基本的電気素子)
要約【課題】半導体パッケージ製造工程の正確性及び効率性を向上させ、かつ、反りを防止する。
【解決手段】半導体パッケージ1は、再配線層500、再配線層上に配置された第1下部ポスト331、その上の第1上部連結ポスト311、再配線層上に配置されて第1下部ポストから横側に離隔される第2下部ポスト332、その上の第2上部連結ポスト322、再配線層上に提供されて第1下部ポストと第2下部ポストとの間に配置されたブリッジ構造体700、第1上部連結ポスト及びブリッジ構造体の第1領域上に配置された半導体素子100、第2上部連結ポスト及びブリッジ構造体の第2領域上に配置されて半導体素子から横側に離隔される半導体チップ200並びに再配線層上に提供されて第1、第2下部ポストの側壁及び第1上部、第2上部連結ポストの側壁を覆い、半導体素子の下面及び半導体チップの下面に直接物理的に接触する下部モールディング膜420を備える。
【選択図】図1B
特許請求の範囲【請求項１】
再配線層と、
前記再配線層上に配置された第１下部ポストと、
前記再配線層上に配置されて第１下部ポストから横側に離隔される第２下部ポストと、
前記第１下部ポスト上の第１上部連結ポストと、
前記第２下部ポスト上の第２上部連結ポストと、
前記再配線層上に提供されて前記第１下部ポストと前記第２下部ポストとの間に配置されたブリッジ構造体と、
前記第１上部連結ポスト及び前記ブリッジ構造体の第１領域上に配置された半導体素子と、
前記第２上部連結ポスト及び前記ブリッジ構造体の第２領域上に配置されて前記半導体素子から横側に離隔される半導体チップと、
前記再配線層上に提供されて前記第１下部ポスト及び前記第２下部ポストの側壁並びに前記第１上部連結ポスト及び前記第２上部連結ポストの側壁を覆う下部モールディング膜と、を備え、
前記下部モールディング膜は、前記半導体素子の下面及び前記半導体チップの下面に直接物理的に接触することを特徴とする半導体パッケージ。
続きを表示（約 1,600 文字）【請求項２】
前記半導体素子の側壁及び前記半導体チップの側壁を覆う上部モールディング膜を更に含み、
前記下部モールディング膜は、前記上部モールディング膜の下面に直接物理的に接触することを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記上部モールディング膜の下面は、前記半導体素子の下面及び前記半導体チップの下面と共面（ｃｏｐｌａｎａｒ）であることを特徴とする請求項２に記載の半導体パッケージ。
【請求項４】
前記下部モールディング膜は、前記上部モールディング膜と同じエポキシ系モールディングコンパウンドを含むことを特徴とする請求項２に記載の半導体パッケージ。
【請求項５】
前記ブリッジ構造体と前記半導体素子との間の第１上部ブリッジポストと、
前記ブリッジ構造体と前記半導体チップとの間の第２上部ブリッジポストと、を更に含み、
前記上部モールディング膜は、前記第１上部ブリッジポスト及び前記第２上部ブリッジポストから離隔されることを特徴とする請求項２に記載の半導体パッケージ。
【請求項６】
前記下部モールディング膜は、前記ブリッジ構造体と前記半導体チップとの間及び前記ブリッジ構造体と前記半導体素子との間に延び、前記第１上部ブリッジポスト及び前記第２上部ブリッジポストの側壁を覆うことを特徴とする請求項５に記載の半導体パッケージ。
【請求項７】
前記ブリッジ構造体は、
ブリッジ配線と、
前記ブリッジ配線から離隔される貫通ビアと、を含み、
前記半導体チップは、前記ブリッジ配線を通じて前記半導体素子に電気的に連結され、
前記半導体チップ及び前記半導体素子は、前記貫通ビアを通じて前記再配線層に電気的に連結されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項８】
前記半導体素子は、
第１下部半導体チップと、
前記第１下部半導体チップ上に積層された複数の第１上部半導体チップと、を含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項９】
半導体パッケージであって、
第１半導体チップと、
前記第１半導体チップから横側に離隔される第２半導体チップと、
前記第１半導体チップの下面上に提供されて前記第１半導体チップに接続される第１上部連結ポストと、
前記第２半導体チップの下面上に提供されて前記第２半導体チップに接続される第２上部連結ポストと、
前記第１上部連結ポストの下面上に配置された第１下部ポストと、
前記第２上部連結ポストの下面上に配置された第２下部ポストと、
前記第１半導体チップの下面及び前記第２半導体チップの下面上に提供されて前記第１下部ポスト及び前記第２下部ポストから横側に離隔されるブリッジ構造体と、
前記第１半導体チップ及び前記第２半導体チップの側壁を覆って前記第１上部連結ポスト及び前記第２上部連結ポストから離隔される第１モールディング膜と、
前記第１モールディング膜の下面上に提供された第２モールディング膜と、を備え、
前記第２モールディング膜は、前記ブリッジ構造体、前記第１下部ポスト及び前記第２下部ポストの側壁、並びに前記第１上部連結ポスト及び前記第２上部連結ポストの側壁を覆うことを特徴とする半導体パッケージ。
【請求項１０】
前記第２モールディング膜は、前記第１モールディング膜の下面、前記第１半導体チップの下面、及び前記第２半導体チップの下面に直接物理的に接触することを特徴とする請求項９に記載の半導体パッケージ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体パッケージに関し、より詳細には、再配線層を含む半導体パッケージに関する。
続きを表示（約 4,000 文字）【背景技術】
【０００２】
半導体パッケージは、集積回路チップを電子製品に使用するのに適した形態に具現されたものである。通常、半導体パッケージは、印刷回路基板上に実装された半導体チップを含む。半導体チップは、ボンディングワイヤ又はバンプを用いて印刷回路基板に電気的に連結される。最近、電子産業の発達につれて、半導体パッケージの信頼性の改善に対する要求が増大している。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１０３４０２５３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、信頼性を向上させた半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様による半導体パッケージは、再配線層と、前記再配線層上に配置された第１下部ポストと、前記再配線層上に配置されて第１下部ポストから横側に離隔される第２下部ポストと、前記第１下部ポスト上の第１上部連結ポストと、前記第２下部ポスト上の第２上部連結ポストと、前記再配線層上に提供されて前記第１下部ポストと前記第２下部ポストとの間に配置されたブリッジ構造体と、前記第１上部連結ポスト及び前記ブリッジ構造体の第１領域上に配置された半導体素子と、前記第２上部連結ポスト及び前記ブリッジ構造体の第２領域上に配置されて前記半導体素子から横側に離隔される半導体チップと、前記再配線層上に提供されて前記第１下部ポスト及び前記第２下部ポストの側壁並びに前記第１上部連結ポスト及び前記第２上部連結ポストの側壁を覆う下部モールディング膜と、を備え、前記下部モールディング膜は、前記半導体素子の下面及び前記半導体チップの下面に直接物理的に接触する。
【０００６】
上記目的を達成するためになされた本発明の他の態様による半導体パッケージは、第１半導体チップと、前記第１半導体チップから横側に離隔される第２半導体チップと、前記第１半導体チップの下面上に提供されて前記第１半導体チップに接続される第１上部連結ポストと、前記第２半導体チップの下面上に提供されて前記第２半導体チップに接続される第２上部連結ポストと、前記第１上部連結ポストの下面上に配置された第１下部ポストと、前記第２上部連結ポストの下面上に配置された第２下部ポストと、前記第１半導体チップの下面及び前記第２半導体チップの下面上に提供されて前記第１下部ポスト及び前記第２下部ポストから横側に離隔されるブリッジ構造体と、前記第１半導体チップ及び前記第２半導体チップの側壁を覆って前記第１上部連結ポスト及び前記第２上部連結ポストから離隔される第１モールディング膜と、前記第１モールディング膜の下面上に提供された第２モールディング膜と、を備え、前記第２モールディング膜は、前記ブリッジ構造体、前記第１下部ポスト及び前記第２下部ポストの側壁、並びに前記第１上部連結ポスト及び前記第２上部連結ポストの側壁を覆う。
【０００７】
上記目的を達成するためになされた本発明の更に他の態様による半導体パッケージは、下部基板パッド、基板配線、及び上部基板パッドを含むパッケージ基板と、前記下部基板パッドの下面上に配置されたソルダボール端子と、前記パッケージ基板の上面上に配置され、絶縁層、再配線パターン、シードパターン、及び再配線パッドを含む再配線層と、前記パッケージ基板と前記再配線層との間に提供されて前記上部基板パッドと前記再配線パッドとを接続する連結ソルダボールと、前記再配線層の上面上に提供され、前記再配線パターンに電気的に連結されて互いに横側に離隔される第１下部ポスト及び第２下部ポストを含む下部ポストと、前記第１下部ポスト上に配置された第１上部連結ポストと、前記第２下部ポスト上に配置された第２上部連結ポストと、前記再配線層の上面上に提供されて前記第１下部ポストと前記第２下部ポストとの間に配置されたブリッジ構造体と、前記第１上部連結ポストの上面及び前記ブリッジ構造体の第１領域上に配置され、前記第１上部連結ポスト及び前記ブリッジ構造体に接続される、第１下部半導体チップを含むチップスタックパッケージと、前記第２上部連結ポストの上面及び前記ブリッジ構造体の第２領域上に配置され、前記第２上部連結ポスト及び前記ブリッジ構造体に接続されて前記チップスタックパッケージから横側に離隔される第２半導体チップと、前記チップスタックパッケージの側壁及び前記第２半導体チップの側壁を覆う第１モールディング膜と、前記再配線層の上面上に提供されて前記第１下部ポスト及び前記第２下部ポストの側壁及び前記第１上部連結ポスト及び前記第２上部連結ポストの側壁を覆う第２モールディング膜と、を備え、前記第２モールディング膜は、前記第１モールディング膜の下面、前記チップスタックパッケージの下面、及び前記第２半導体チップの下面に物理的に接触する。
【発明の効果】
【０００８】
本発明によれば、半導体パッケージ製造工程において、第１上部ポストによって第１半導体チップを含む半導体素子が安定して固定され、第２上部ポストによって第２半導体チップが安定して固定されるため、半導体パッケージの製造工程の正確性が向上する。また、半導体素子及び第２半導体チップが安定して固定されるため、半導体素子の下面及び第２半導体チップの下面上にブリッジ構造体及び再配線層を形成することができる。これにより、半導体パッケージの製造工程の効率性が向上する。また、第２モールディング膜が第１モールディング膜と同じ物質を含むため、半導体パッケージの反り（ｗａｒｐａｇｅ）が防止される。
【図面の簡単な説明】
【０００９】
一実施形態による半導体パッケージを示す断面図である。
図１ＡのＩ－Ｉ’線に沿って見た一例の断面図である。
図１ＢのＩＩ領域の一例を拡大して示す図である。
一実施形態による半導体パッケージを説明するための図であり、図１ＢのＩＩ領域の他の例を拡大して示す図に対応する。
一実施形態による半導体パッケージ他の例を説明するための断面図である。
図１ＢのＩＩ領域を拡大して示す図である。
一実施形態による第１上部連結ポスト及び第１下部ポストの第１例を説明するための図である。
一実施形態による第２上部連結ポスト及び第２下部ポストの第１例を説明するための図である。
一実施形態による第１上部連結ポスト及び第１下部ポストの第２例を説明するための図である。
一実施形態による第２上部連結ポスト及び第２下部ポストの第２例を説明するための図である。
一実施形態による第１上部連結ポスト及び第１下部ポストの第３例を説明するための図である。
一実施形態による第２上部連結ポスト及び第２下部ポストの第３例を説明するための図である。
一実施形態による第１上部連結ポスト及び第１下部ポストの第４例を説明するための図である。
一実施形態による第２上部連結ポスト及び第２下部ポストの第４例を説明するための図である。
一実施形態による半導体パッケージの更に他の例を説明するための断面図である。
一実施形態による第１上部連結ポスト及び第１上部ブリッジポストの第１例を説明するための図である。
一実施形態による第１上部連結ポスト及び第１上部ブリッジポストの第２例を説明するための図である。
一実施形態による第１上部連結ポスト及び第１上部ブリッジポストの第３例を説明するための図である。
一実施形態による第２上部連結ポスト及び第２上部ブリッジポストの第１例を説明するための図である。
一実施形態による第２上部連結ポスト及び第２上部ブリッジポストの第２例を説明するための図である。
一実施形態による第２上部連結ポスト及び第２上部ブリッジポストの第３例を説明するための図である。
一実施形態による半導体素子を説明するための断面図である。
一実施形態による半導体パッケージの製造過程を説明するための図である。
一実施形態による半導体パッケージの製造過程を説明するための図である。
一実施形態による半導体パッケージの製造過程を説明するための図である。
一実施形態による半導体パッケージの製造過程を説明するための図である。
一実施形態による半導体パッケージの製造過程を説明するための図である。
一実施形態による半導体パッケージの製造過程を説明するための図である。
一実施形態による半導体パッケージの製造過程を説明するための図である。
一実施形態による半導体パッケージの製造過程を説明するための図である。
一実施形態による半導体パッケージの製造過程を説明するための図である。
一実施形態による半導体パッケージの製造過程を説明するための図である。
一実施形態による半導体パッケージの製造過程を説明するための図である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
（【００１１】以降は省略されています）

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