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公開番号2025086886
公報種別公開特許公報(A)
公開日2025-06-09
出願番号2024203563
出願日2024-11-22
発明の名称半導体メモリ素子の製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H10B 12/00 20230101AFI20250602BHJP()
要約【課題】
半導体メモリ素子の製造方法を提供すること。
【解決手段】
本発明による半導体メモリ素子の製造方法は、基板上にチャネルパターンを含むチャネル構造体を形成する段階、チャネル構造体上に共晶組成を有する金属と半導体物質の合金であるシリサイド物質層を形成する段階、チャネル構造体とシリサイド物質層との間に介在される犠牲半導体層及び犠牲半導体層を取り囲むモールド層を形成する段階、犠牲半導体層を除去してキャパシタホールを形成する段階、キャパシタホールを満たす下部電極を形成する段階、モールド層を除去する段階、下部電極の表面を覆うキャパシタ誘電層を形成する段階、及び、キャパシタ誘電層を覆う上部電極を形成する段階、を含む。
【選択図】図19

特許請求の範囲【請求項１】
半導体メモリ素子の製造方法であって、
基板上にチャネルパターンを含むチャネル構造体を形成する段階と、
前記チャネル構造体上に、共晶組成(eutectic composition)を有する金属と半導体物質との合金であるシリサイド物質層を形成する段階と、
前記チャネル構造体と前記シリサイド物質層との間に介在される犠牲半導体層及び前記犠牲半導体層を取り囲むモールド層を形成する段階と、
前記犠牲半導体層を除去してキャパシタホールを形成する段階と、
前記キャパシタホールを満たす下部電極を形成する段階と、
前記モールド層を除去する段階と、
前記下部電極の表面を覆うキャパシタ誘電層を形成する段階と、
前記キャパシタ誘電層を覆う上部電極を形成する段階と、
を含む、方法。
続きを表示（約 1,300 文字）【請求項２】
前記犠牲半導体層は、最下端から最上端まで同じ水平幅を有するように形成される、
ことを特徴とする、請求項１に記載の方法。
【請求項３】
前記シリサイド物質層の形成前に、
前記チャネル構造体上に連結構造体を形成する段階、をさらに含み、
前記犠牲半導体層は、前記連結構造体の水平幅と同じ水平幅を有するように形成される、
ことを特徴とする、請求項１に記載の方法。
【請求項４】
前記犠牲半導体層は、円柱状を有するように形成する、
ことを特徴とする、請求項１に記載の方法。
【請求項５】
前記犠牲半導体層は、前記チャネル構造体と前記シリサイド物質層に熱を加え、半導体物質前駆体を注入して金属誘導結晶化を遂行して形成される、
ことを特徴とする、請求項１に記載の方法。
【請求項６】
前記シリサイド物質層は、金属誘導結晶化を遂行するとき、表面張力によって平面形状が円形であり、半球状を有する誘導シリサイド物質層になる、
ことを特徴とする、請求項５に記載の方法。
【請求項７】
前記犠牲半導体層は、複数のサブ犠牲半導体層を含み、前記モールド層は、複数のサブモールド層を含み、
前記犠牲半導体層及び前記モールド層を形成する段階は、
前記複数のサブ犠牲半導体層のうち、１つのサブ犠牲半導体層を、金属誘導結晶化を遂行して形成する第１段階と、
前記１つのサブ犠牲半導体層の側面の一部を取り囲む前記複数のサブモールド層のうち、１つのサブモールド層を形成する第２段階と、
前記１つのサブ犠牲半導体層の上側一部の側面を覆う支持パターンを形成する第３段階と、
を含み、
前記第１段階、前記第２段階、および第３段階が少なくとも２回繰り返して遂行される、
ことを特徴とする、請求項６に記載の方法。
【請求項８】
前記誘導シリサイド物質層は、前記１つのサブモールド層の形成後に除去され、
前記複数のサブモールド層のうち、他の１つのサブモールド層の形成前に前記１つのサブモールド層上に他のシリサイド物質層を形成する段階、をさらに含む、
ことを特徴とする、請求項７に記載の方法。
【請求項９】
前記複数のサブ犠牲半導体層それぞれは、それぞれの最下端から最上端まで同じ水平幅を有し、
前記複数のサブ犠牲半導体層のうち、上側に位置するサブ犠牲半導体層は、下側に位置するサブ犠牲半導体層よりも大きな水平幅を有するように形成される、
ことを特徴とする、請求項７に記載の方法。
【請求項１０】
前記シリサイド物質層の形成前に、前記チャネル構造体の上面上に、前記チャネル構造体の水平幅よりも広い水平幅を有するＳＥＧ層を形成する段階、をさらに含み、
前記シリサイド物質層は、前記ＳＥＧ層上に形成される、
ことを特徴とする、請求項１に記載の方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体メモリ素子の製造方法に関する。さらに、具体的には、キャパシタ構造体を含む、半導体メモリ素子の製造方法に関する。
続きを表示（約 5,500 文字）【背景技術】
【０００２】
電子産業の飛躍的な発展及びユーザの要求によって、電子機器は、さらに小型化及び軽量化されている。したがって、電子機器に使用される半導体メモリ素子にも高い集積度が要求され、半導体メモリ素子の構成に係わるデザインルールが減少している。これにより、半導体メモリ素子の信頼性を確保するのに難点が生じている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする技術的課題は、キャパシタ構造体の静電容量が確保されて、信頼性を確保し得る、半導体メモリ素子の製造方法を提供することである。
【課題を解決するための手段】
【０００４】
本発明による半導体メモリ素子の製造方法は、基板上にチャネルパターンを含むチャネル構造体を形成する段階；前記チャネル構造体上に、共晶組成(eutectic composition)を有する金属と半導体物質の合金であるシリサイド物質層を形成する段階；前記チャネル構造体と前記シリサイド物質層との間に介在される犠牲半導体層及び前記犠牲半導体層を取り囲むモールド層を形成する段階；前記犠牲半導体層を除去してキャパシタホールを形成する段階；前記キャパシタホールを満たす下部電極を形成する段階；前記モールド層を除去する段階；前記下部電極の表面を覆うキャパシタ誘電層を形成する段階；及び、前記キャパシタ誘電層を覆う上部電極を形成する段階；を含む。
【０００５】
本発明による半導体メモリ素子の製造方法は、基板上に第１水平方向に延びる複数のワードライン、前記複数のワードラインと隣接し、前記第１水平方向に列をなして配置され、垂直方向に延びるチャネルパターンをそれぞれ含む複数のチャネル構造体、及び、前記第１水平方向と異なる第２水平方向に延び、前記複数のチャネルパターンの一端と電気的に連結される複数のビットラインを形成する段階；前記複数のチャネル構造体上に、共晶組成を有する金属と半導体物質の合金である複数のシリサイド物質層を形成する段階；金属誘導結晶化を遂行して、前記複数のシリサイド物質層は、平面形状が円形である複数の誘導シリサイド物質層になり、前記複数のチャネル構造体の上面と前記複数の誘導シリサイド物質層との間に介在される複数の犠牲半導体層及び前記複数の犠牲半導体層を取り囲むモールド層を形成する段階；前記複数の犠牲半導体層を除去して、複数のキャパシタホールを形成する段階；前記複数のキャパシタホールを満たして、前記複数のチャネルパターンの他端と電気的に連結される複数の下部電極を形成する段階；前記モールド層を除去する段階；前記複数の下部電極の表面を覆うキャパシタ誘電層を形成する段階；及び、前記キャパシタ誘電層を覆う上部電極を形成する段階；を含む。
【０００６】
本発明による半導体メモリ素子の製造方法は、基板上に第１水平方向に延びる複数のワードライン、前記第１水平方向に延び、前記第１水平方向と異なる第２水平方向に前記複数のワードラインと離隔されて配置される複数のバックゲートライン、前記複数のワードライン及び前記複数のバックゲートラインのうち互いに隣接するワードラインとバックゲートラインとの間に配置されて垂直方向に延びる複数のチャネルパターン、及び、前記複数のチャネルパターン下で前記第１水平方向と異なる第２水平方向に延び、前記チャネルパターンの一端と電気的に連結される複数のビットラインを形成する段階；前記複数のチャネルパターンの上側部分に不純物を注入して複数の連結構造体を形成する段階；前記複数の連結構造体上に、共晶組成を有する金属と半導体物質の合金である複数のシリサイド物質層を形成する段階；前記複数の連結構造体上に複数の犠牲半導体層、モールド層、及び、複数の支持パターンを形成する段階；前記複数の犠牲半導体層を除去して、複数のキャパシタホールを形成する段階；前記複数のキャパシタホールを満たして、前記複数のチャネルパターンの他端と電気的に連結される複数の下部電極を形成する段階；前記複数のモールド層を除去する段階；前記複数の下部電極の表面及び前記複数の支持パターンの表面を覆うキャパシタ誘電層を形成する段階；及び、前記キャパシタ誘電層を覆う上部電極を形成する段階；を含み、前記複数の犠牲半導体層それぞれは、円柱状を有する複数のサブ犠牲半導体層を含み、前記モールド層は、複数のサブモールド層を含み、前記複数の犠牲半導体層、前記モールド層、及び、前記複数の支持パターンを形成する段階は、熱を加えて、前記複数のシリサイド物質層は、平面形状が円形である複数の誘導シリサイド物質層になり、前記複数の連結構造体の上面と前記複数の誘導シリサイド物質層の間に、前記複数のサブ犠牲半導体層のうち、１つのサブ犠牲半導体層を、半導体物質前駆体を注入して、金属誘導結晶化を遂行して形成する第１段階；前記１つのサブ犠牲半導体層の側面の一部を取り囲む前記複数のサブモールド層のうち、１つのサブモールド層を形成する第２段階；及び、前記１つのサブ犠牲半導体層の上側一部の側面を覆う前記複数の支持パターンのうち、１つの支持パターンを形成する第３段階；を含み、前記第１段階、前記第２段階、及び、前記第３段階を、少なくとも３回繰り返して遂行する。
【発明の効果】
【０００７】
本発明による半導体メモリ素子の製造方法は、犠牲半導体層を除去して、下部電極が満たされるキャパシタホールを形成する。犠牲半導体層は、連結構造体上に金属誘導結晶化を遂行して、形成し、キャパシタホールを満たす下部電極の高さが増加しても、キャパシタホールは、犠牲半導体層を除去して形成するので、キャパシタホールの底面に連結構造体が露出され得る。したがって、キャパシタホールの底面に連結構造体が露出されない、ノットオープン(not open)不良が発生しないので、半導体メモリ素子の信頼性が確保され得る。
【０００８】
また、犠牲半導体層は、金属誘導結晶化を遂行して形成し、下面から上面まで一定の水平幅を有するように形成され得る。したがって、犠牲半導体層の水平幅を減少させても、犠牲半導体層の高さを増加させ、下部電極の高さを増加させ、かつ、半導体メモリ素子が含むキャパシタ構造体の静電容量が確保され、半導体メモリ素子の信頼性が確保され得る。
【図面の簡単な説明】
【０００９】
本発明の例示的な実施例による、半導体メモリ素子を示す平面レイアウト図である。
本発明の例示的な実施例による、半導体メモリ素子を示す断面図である。
本発明の例示的な実施例による、半導体メモリ素子を示す断面図である。
本発明の例示的な実施例による、半導体メモリ素子を示す断面図である。
本発明の例示的な実施例による、半導体メモリ素子を示す断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための斜視図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための斜視図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための斜視図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための斜視図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子を示す断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法に使用される犠牲構造体を形成する方法を説明するための概念図である。
本発明の一実施例による、半導体メモリ素子の製造方法に使用される犠牲構造体を形成する方法を説明するための概念図である。
本発明の一実施例による、半導体メモリ素子の製造方法に使用される犠牲構造体を形成する方法を説明するための概念図である。
本発明の一実施例による、半導体メモリ素子の製造方法に使用される犠牲構造体を形成する方法を説明するための概念図である。
本発明の一実施例による、半導体メモリ素子の製造方法に使用される犠牲構造体を形成する方法を説明するための概念図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子を示す断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための斜視図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための斜視図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための斜視図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための斜視図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の、一実施例による、半導体メモリ素子を示す断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子の製造方法を説明するための断面図である。
本発明の一実施例による、半導体メモリ素子を示す断面図である。
本発明の一実施例による、半導体メモリ素子を示す平面レイアウト図である。
【発明を実施するための形態】
【００１０】
図１は、本発明の例示的な実施例による、半導体メモリ素子を示す平面レイアウト図である。
（【００１１】以降は省略されています）

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