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公開番号2025078005
公報種別公開特許公報(A)
公開日2025-05-19
出願番号2024166831
出願日2024-09-26
発明の名称半導体パッケージ
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H01L 21/3205 20060101AFI20250512BHJP(基本的電気素子)
要約【課題】優れた品質の接合界面を有する半導体チップのスタックを実現する半導体パッケージを提供する。
【解決手段】半導体パッケージは、第1基板110上に配置され、第1グループの第1上部パッド150aの側面を囲む第1バッファ層160、第2グループの第1上部パッド150bの側面及び第1バッファ層150aの側面を囲む第1絶縁層140、基板を貫通する貫通電極130を含む第1半導体チップ及び第1半導体チップ上に配置され、第2基板210の下に配置され、第1グループの第2下部パッドの側面を囲む第2バッファ層260、第2グループの第2下部パッド250bの側面及び第2バッファ層の側面を囲む第2絶縁層240を含む第2半導体チップを含む。第1グループの第1上部パッドは、第2下部パッドと接触し、第2グループの第1上部パッドは、第2グループの第2下部パッドと接触する。
【選択図】図2a
特許請求の範囲【請求項１】
第１基板と、前記第１基板上に配置され、第１グループ及び第２グループの第１上部パッドを含む複数の第１上部パッドと、前記第１グループの前記第１上部パッドの側面を囲む第１バッファ層と、前記第２グループの前記第１上部パッドの側面及び前記第１バッファ層の側面を囲む第１絶縁層と、前記第１基板を貫通して前記複数の第１上部パッドに連結される複数の貫通電極を含む第１半導体チップ；及び
前記第１半導体チップ上に配置され、第２基板と、前記第２基板の下に配置され、第１グループ及び第２グループの第２下部パッドを含む複数の第２下部パッドと、前記第１グループの前記第２下部パッドの側面を囲む第２バッファ層と、前記第２グループの前記第２下部パッドの側面及び前記第２バッファ層の側面を囲む第２絶縁層を含む第２半導体チップを含み、
前記第１グループの前記第１上部パッドは、前記第１グループの前記第２下部パッドと接触し、
前記第２グループの前記第１上部パッドは、前記第２グループの前記第２下部パッドと接触する、半導体パッケージ。
続きを表示（約 1,100 文字）【請求項２】
前記第１バッファ層は、前記複数の第１上部パッドに含まれる第２物質の第２ヤング率よりも小さい第１ヤング率を有する第１物質を含み、
前記第２バッファ層は、前記複数の第２下部パッドに含まれる第４物質の第４ヤング率よりも小さい第３ヤング率を有する第３物質を含む、請求項１に記載の半導体パッケージ。
【請求項３】
前記第１半導体チップの上面に平行な方向に、前記第１グループの前記第１上部パッドの第１幅は、前記第２グループの前記第１上部パッドの第２幅よりも大きい、請求項１に記載の半導体パッケージ。
【請求項４】
前記第１半導体チップの上面に垂直な方向に、前記第１グループの前記第１上部パッドの第１厚さは、前記第２グループの前記第１上部パッドの第２厚さよりも大きい、請求項１に記載の半導体パッケージ。
【請求項５】
前記第１絶縁層及び前記第２絶縁層の間に配置される接合膜をさらに含む、請求項１に記載の半導体パッケージ。
【請求項６】
前記第２基板の下で前記第１グループの前記第２下部パッドの上面と接する第２連結導電体をさらに含む、請求項１に記載の半導体パッケージ。
【請求項７】
前記第２絶縁層を第２内部絶縁層及び第２外部絶縁層に分割する第２バッファ絶縁層をさらに含み、
前記第２内部絶縁層は、前記第２基板の下で前記第２連結導電体の側面を囲み、
前記第２バッファ絶縁層は、前記第２内部絶縁層及び前記第２連結導電体の下で前記第１グループの前記第２下部パッドの側面及び前記第２グループの前記第２下部パッドの上面と接触し、
前記第２外部絶縁層は、前記第２バッファ絶縁層の下で前記第１グループの前記第２下部パッドの側面及び前記第２グループの前記第２下部パッドの側面を囲む、請求項６に記載の半導体パッケージ。
【請求項８】
前記第１グループの前記第２下部パッドは、前記第２バッファ絶縁層の下の第２レイヤ部及び前記第２レイヤ部の上面から延び、前記第２バッファ絶縁層を貫通して前記第２連結導電体と接する第２延長部を含む、請求項７に記載の半導体パッケージ。
【請求項９】
前記第２延長部は、前記第２連結導電体に向かって幅が減少する、請求項８に記載の半導体パッケージ。
【請求項１０】
前記第２バッファ絶縁層は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及びシリコン炭窒化物のうち少なくとも一つを含む、請求項７に記載の半導体パッケージ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は半導体パッケージに関する。
続きを表示（約 3,300 文字）【背景技術】
【０００２】
電子製品の高容量、薄型化及び小型化に対する需要が高まるにつれて、様々な形態の半導体パッケージが開発されている。最近、より多くの部品（例：半導体チップ）をパッケージ構造に組み込むための方案として、接着フィルム（例：ＮＣＦ）や接続バンプ（例：半田ボール）なしで半導体チップを接合するダイレクトボンディング（ｄｉｒｅｃｔｂｏｎｄｉｎｇ）技術が開発されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題の一つは、優れた品質の接合界面を有する半導体チップのスタックを実現し、信頼性の向上した半導体パッケージを提供することである。
【課題を解決するための手段】
【０００４】
例示的な実施形態に係る半導体パッケージは、第１基板と、上記第１基板上に配置され、第１グループ及び第２グループの第１上部パッドを含む複数の第１上部パッドと、上記第１グループの上記第１上部パッドの側面を囲む第１バッファ層と、上記第２グループの上記第１上部パッドの側面及び上記第１バッファ層の側面を囲む第１絶縁層と、上記第１基板を貫通して上記複数の第１上部パッドに連結される複数の貫通電極を含む第１半導体チップ；及び上記第１半導体チップ上に配置され、第２基板と、上記第２基板の下に配置され、第１グループ及び第２グループの第２下部パッドを含む複数の第２下部パッドと、上記第１グループの上記第２下部パッドの側面を囲む第２バッファ層と、上記第２グループの上記第２下部パッドの側面及び上記第２バッファ層の側面を囲む第２絶縁層を含む第２半導体チップを含み、上記第１グループの上記第１上部パッドは、上記第１グループの上記第２下部パッドと接触し、上記第２グループの上記第１上部パッドは、上記第２グループの上記第２下部パッドと接触することができる。
【０００５】
例示的な実施形態に係る半導体パッケージは、垂直方向に積層される第１半導体チップ及び第２半導体チップを含み、上記第１半導体チップは、第１上部導電層、並びに上記第１上部導電層の側面及び下面を囲む第１上部シード層を含む複数の第１上部パッド、上記複数の第１上部パッドのうち一部（ｓｏｍｅ）の第１上部パッドの周りに沿って延びる第１バッファ層；上記複数の第１上部パッドのうち残りの一部の第１上部パッド及び上記第１バッファ層を囲む第１絶縁層を含み、上記第２半導体チップは、第２下部導電層、並びに上記第２下部導電層の側面及び上面を囲む第２下部シード層を含み、上記複数の第１上部パッドと電気的に連結される複数の第２下部パッド；上記複数の第２下部パッドのうち一部（ｓｏｍｅ）の第２下部パッドの周りに沿って延びる第２バッファ層；上記複数の第２下部パッドのうち残りの一部の第２下部パッド及び上記第２バッファ層を囲む第２絶縁層を含み、上記第１バッファ層及び上記第２バッファ層は、ポリマー又は多孔性（ｐｏｒｏｕｓ）金属を含むことができる。
【０００６】
例示的な実施形態に係る半導体パッケージは、複数の上部パッドを含む第１半導体チップ；及び上記複数の上部パッドの上面と接する第１グループ及び第２グループの下部パッドを含む複数の下部パッドと、上記第１グループの下部パッドの上面と接する連結導電体と、上記連結導電体の側面を囲む内部絶縁層と、上記第１グループの下部パッドの側面及び上記第２グループの下部パッドの上面と接触するバッファ絶縁層と、上記バッファ絶縁層の下で上記第１グループの下部パッドの側面及び上記第２グループの下部パッドの側面を囲む外部絶縁層を含む第２半導体チップを含み、上記第１グループの上記下部パッドは、上記外部絶縁層で囲まれるレイヤ部及び上記レイヤ部の上面から延びて上記バッファ絶縁層を貫通し、上記連結導電体の下面と接触する延長部を含むことができる。
【０００７】
例示的な実施形態に係る半導体チップは、基板；上記基板上に配置され、第１グループ及び第２グループの上部パッドを含む複数の上部パッド；上記第１グループの上記上部パッドの側面を覆うバッファ層；及び上記基板上で上記第２グループの上部パッドの側面及び上記バッファ層の側面を囲む絶縁層を含み、上記バッファ層は、上記複数の上部パッドに含まれる第２物質の第２ヤング率（Ｙｏｕｎｇ’ｓｍｏｄｕｌｕｓ）よりも小さい第１ヤング率（Ｙｏｕｎｇ’ｓｍｏｄｕｌｕｓ）を有する第１物質を含むことができる。
【発明の効果】
【０００８】
本発明の実施形態によれば、パッドの一部を囲むバッファ層を導入することにより、優れた品質の接合界面を有する半導体チップのスタックを実現し、信頼性の向上した半導体パッケージを提供することができる。
【図面の簡単な説明】
【０００９】
本発明の一実施形態に係る半導体パッケージを示す断面図である。
図１の「Ａ」領域を示す部分拡大図である。
図２ａのＩ－Ｉ’線に沿った切断面を示す平面図である。
図２ａの「Ａ」領域に対する変形例を示す平面図である。
図２ａの「Ａ」領域に対する変形例を示す平面図である。
図２ａの「Ａ」領域に対する変形例を示す平面図である。
図２ａの「Ａ」領域に対する変形例を示す平面図である。
図２ａの「Ａ」領域に対する変形例を示す平面図である。
図２ａの「Ａ」領域に対する変形例を示す平面図である。
図２ａの「Ａ」領域に対する変形例を示す平面図である。
図２ａの「Ａ」領域に対する変形例を示す平面図である。
図２ａの「Ａ」領域に対する変形例を示す平面図である。
図２ａの「Ａ」領域に対する変形例を示す平面図である。
図２ａの「Ａ」領域に対する変形例を示す平面図である。
図２ａの「Ａ」領域に対する変形例を示す平面図である。
図２ａの「Ａ」領域に対する変形例を示す平面図である。
図１４及び図１５の変形例を説明する斜視図である。
図１４及び図１５の変形例を説明する斜視図である。
図１４及び図１５の実験データを示すグラフである。
図２ａの「Ａ」領域に対する変形例を示す平面図である。
図２ａの「Ａ」領域に対する変形例を示す平面図である。
本発明の一実施形態に係る半導体パッケージを示す断面図である。
本発明の一実施形態に係る半導体パッケージを示す平面図である。
図２０ａのＩＩ－ＩＩ’線に沿った切断面を示す断面図である。
図２ａの半導体パッケージの製造過程を示す断面図である。
図２ａの半導体パッケージの製造過程を示す断面図である。
図２ａの半導体パッケージの製造過程を示す断面図である。
図２ａの半導体パッケージの製造過程を示す断面図である。
図２ａの半導体パッケージの製造過程を示す断面図である。
図４の半導体パッケージの製造過程を示す断面図である。
図４の半導体パッケージの製造過程を示す断面図である。
図４の半導体パッケージの製造過程を示す断面図である。
図１４の半導体パッケージの製造過程を示す断面図である。
図１４の半導体パッケージの製造過程を示す断面図である。
図１４の半導体パッケージの製造過程を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、添付の図面を参照して本発明の実施形態について次のように説明する。以下において、「上」、「上部」、「上面」、「下」、「下部」、「下面」、「側面」などの用語は図面符号で表記され、別途に称される場合を除き、図面を基準にして称するものとして理解することができる。
（【００１１】以降は省略されています）

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