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公開番号2025077660
公報種別公開特許公報(A)
公開日2025-05-19
出願番号2023190026
出願日2023-11-07
発明の名称半導体装置
出願人三菱電機株式会社
代理人個人,個人
主分類H10D 30/66 20250101AFI20250512BHJP()
要約【課題】キャリア蓄積層を有する半導体装置の短絡耐量の改善を図る。
【解決手段】半導体装置は、ベース層(3)の表層部に設けられたエミッタ層(4)およびコンタクト層(11)と、ベース層(3)とドリフト層(1)との間に設けられたキャリア蓄積層(2)と、キャリア蓄積層(2)よりも深い位置にまで達し、ゲート電極(5b)が埋め込まれたトレンチとを備える。コンタクト層(11)の深さは、エミッタ層(4)よりも深い。キャリア蓄積層(2)の不純物濃度は、少なくともトレンチに隣接する部分において1.4E16/cm³以下である。
【選択図】図2
特許請求の範囲【請求項１】
第１導電型のドリフト層が形成された半導体基板と、
前記半導体基板の第１主面側の表層部に設けられた第２導電型のベース層と、
前記ベース層の表層部に選択的に設けられ、前記ドリフト層よりも不純物濃度の高い第１導電型のエミッタ層と、
前記ベース層の表層部に選択的に設けられ、前記ベース層よりも不純物濃度の高い第２導電型のコンタクト層と、
前記ベース層と前記ドリフト層との間に設けられ、前記ドリフト層よりも不純物濃度の高い第１導電型のキャリア蓄積層と、
前記半導体基板の前記第１主面側に設けられ、前記キャリア蓄積層よりも深い位置にまで達するトレンチと、
前記トレンチの内面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記トレンチに埋め込まれたゲート電極と、
前記半導体基板の第２主面側の表層部に設けられた第２導電型のコレクタ層と、
を備え、
前記コンタクト層の深さは、前記エミッタ層よりも深く、
前記キャリア蓄積層の不純物濃度は、少なくとも前記トレンチに隣接する部分において１．４Ｅ１６／ｃｍ
３
以下である、
半導体装置。
続きを表示（約 980 文字）【請求項２】
前記キャリア蓄積層は、前記トレンチの近傍に局所的に形成されている、
請求項１に記載の半導体装置。
【請求項３】
前記キャリア蓄積層は、
前記トレンチの近傍に配置され、不純物濃度が１．４Ｅ１６／ｃｍ
３
以下である第１キャリア蓄積層と、
前記第１キャリア蓄積層同士の間に配置され、不純物濃度が前記ドリフト層よりも高い第２キャリア蓄積層と、
を含む、
請求項１に記載の半導体装置。
【請求項４】
前記エミッタ層に接続するエミッタ電極の底の位置は、前記エミッタ層の底よりも浅い、
請求項１から請求項３のいずれか一つに記載の半導体装置。
【請求項５】
ダイオードとして機能するダイオード領域をさらに備え、
前記ダイオード領域は、
前記ドリフト層と、
前記半導体基板の前記第１主面側の表層部に設けられた第２導電型のアノード層と、
前記半導体基板の前記第２主面側の表層部に設けられた第１導電型のカソード層と、
を備え、
前記アノード層は、前記ベース層よりも、前記半導体基板の前記第１主面から深く形成されている、
請求項１から請求項３のいずれか一つに記載の半導体装置。
【請求項６】
更にダイオードとして機能するダイオード領域を備え、
前記ダイオード領域は、
前記ドリフト層と、
前記半導体基板の前記第１主面側の表層部に設けられた第２導電型のアノード層と、
前記半導体基板の前記第２主面側の表層部に設けられた第１導電型のカソード層と、
を備え、
前記アノード層は、前記ベース層よりも不純物濃度が低い、
請求項１から請求項３のいずれか一つに記載の半導体装置。
【請求項７】
前記ドリフト層と前記コレクタ層との間に、不純物としてプロトンが注入された第１導電型のバッファ層を備える、
請求項１から請求項３のいずれか一つに記載の半導体装置。
【請求項８】
前記ドリフト層の比抵抗は２０Ω・ｃｍ以上１００Ω・ｃｍ以下である、
請求項１から請求項３のいずれか一つに記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関するものである。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
例えばインバータ損失を低減させるために、ＩＧＢＴ（Insulated Gate Bipolar Transistor）の導通損失およびスイッチング損失の低減が求められる。ＩＧＢＴには縦方向に電流が流れるため、耐圧を保持するドリフト層の抵抗を下げることが有効であり、導通時にキャリアが蓄積されやすいようにセル構造の最適化の取り組みがなされている。その成果として、例えば下記の特許文献１には、Ｐ型のベース層とＮ
－
型のドリフト層との間にドリフト層よりも不純物濃度の高いＮ型の層を設けてキャリア蓄積効果を高めたＩＧＢＴが提案されている。このＮ型の層は、キャリア蓄積層（ＣＳ層）と呼ばれる。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－１０７７０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のようにＩＧＢＴにキャリア蓄積層を設けた場合、コレクタ－エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）が低減する効果が得られるが、その一方で、短絡耐量が低下するという問題を生じる。短絡耐量は、負荷が短絡したときにパワーデバイスが破壊に至るまでの時間の長さであり、ＩＧＢＴで求められる電気特性の一つである。例えば誤動作などで負荷が短絡状態になりＩＧＢＴに大電流が流れ、変位電流によってゲート電圧が上昇した場合でも、数マイクロ秒は破壊せずに耐えられることが求められる。
【０００５】
本開示はこのような課題を解決するためになされたものであり、キャリア蓄積層を有する半導体装置の短絡耐量の改善を図ることを目的とする。
【課題を解決するための手段】
【０００６】
本開示に係る半導体装置は、第１導電型のドリフト層が形成された半導体基板と、前記半導体基板の第１主面側の表層部に設けられた第２導電型のベース層と、前記ベース層の表層部に選択的に設けられ、前記ドリフト層よりも不純物濃度の高い第１導電型のエミッタ層と、前記ベース層の表層部に選択的に設けられ、前記ベース層よりも不純物濃度の高い第２導電型のコンタクト層と、前記ベース層と前記ドリフト層との間に設けられ、前記ドリフト層よりも不純物濃度の高い第１導電型のキャリア蓄積層と、前記半導体基板の前記第１主面側に設けられ、前記キャリア蓄積層よりも深い位置にまで達するトレンチと、前記トレンチの内面に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、前記トレンチに埋め込まれたゲート電極と、前記半導体基板の第２主面側の表層部に設けられた第２導電型のコレクタ層と、を備え、前記コンタクト層の深さは、前記エミッタ層よりも深く、前記キャリア蓄積層の不純物濃度は、少なくとも前記トレンチに隣接する部分において１．４Ｅ１６／ｃｍ
３
以下である。
【発明の効果】
【０００７】
本開示によれば、キャリア蓄積層を有する半導体装置の短絡耐量が改善される。
【図面の簡単な説明】
【０００８】
実施の形態１に係る半導体装置の上面図である。
実施の形態１に係るＩＧＢＴの断面図である。
キャリア蓄積層の不純物濃度とコレクタ－エミッタ間飽和電圧との関係を示す図である。
キャリア蓄積層の不純物濃度短絡状態のＩＧＢＴが破壊する直前のゲート電圧との関係を示す図である。
実施の形態１に係るＩＧＢＴの製造工程図である。
実施の形態１に係るＩＧＢＴの製造工程図である。
実施の形態１に係るＩＧＢＴの製造工程図である。
実施の形態１に係るＩＧＢＴの製造工程図である。
実施の形態１に係るＩＧＢＴの製造工程図である。
実施の形態１に係るＩＧＢＴの製造工程図である。
実施の形態１に係るＩＧＢＴの製造工程図である。
実施の形態１に係るＩＧＢＴの製造工程図である。
実施の形態１に係るＩＧＢＴの製造工程図である。
実施の形態１に係るＩＧＢＴの製造工程図である。
実施の形態１に係るＩＧＢＴの製造工程図である。
実施の形態１の変形例に係るＲＣ－ＩＧＢＴの断面図である。
実施の形態１の変形例に係るＲＣ－ＩＧＢＴの断面図である。
実施の形態１の変形例に係るＩＧＢＴの断面図である。
実施の形態２に係るＩＧＢＴの断面図である。
実施の形態２の変形例に係るＲＣ－ＩＧＢＴの断面図である。
実施の形態３に係るＩＧＢＴの断面図である。
実施の形態３の変形例に係るＲＣ－ＩＧＢＴの断面図である。
【発明を実施するための形態】
【０００９】
以下の実施の形態においては、第１導電型をＮ型、第２導電型をＰ型として説明するが、それとは逆に、第１導電型をＰ型、第２導電型をＮ型としてもよい。また、不純物濃度が相対的に高いＮ型を「Ｎ
＋
」、不純物濃度が相対的に低いＮ型を「Ｎ
－
」、不純物濃度が相対的に高いＰ型を「Ｐ
＋
」、不純物濃度が相対的に低いＰ型を「Ｐ
－
」と表記する。ここで、各領域の不純物濃度の高さはピーク濃度によって規定されるものとする。すなわち、不純物濃度が高い（または低い）領域とは、不純物のピーク濃度が高い（または低い）領域を意味する。
【００１０】
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置の上面図である。実施の形態１においては、半導体装置が半導体素子としてトレンチゲート型のＩＧＢＴを備えるものとする。
（【００１１】以降は省略されています）

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