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公開番号2025146778
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2025044337
出願日2025-03-19
発明の名称半導体素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10D 30/47 20250101AFI20250926BHJP()
要約【課題】安定した電気的特性を有し、信頼性が向上することができる半導体素子を提供する。
【解決手段】本発明による半導体素子は、メイントランジスタ、メイントランジスタの一端と接続されるサブトランジスタ、及びメイントランジスタの他端とサブトランジスタとの間に接続される抵抗素子を有し、チャンネル層の第1部分からなるメインチャンネル層、メインチャンネル層の上に配置されメインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層を含み、サブトランジスタは、チャンネル層の第2部分からなり、第1二次元電子ガス(2DEG)領域を有する第1サブドリフト領域を含むサブチャンネル層を含み、抵抗素子は、チャンネル層の第3部分からなり、感知電極とメインソース電極との間に電気的に接続され、第22DEG領域を有する第2サブドリフト領域を含むチャンネルパターンを含む。
【選択図】図2

特許請求の範囲【請求項１】
メイントランジスタと、前記メイントランジスタの一端と接続されるサブトランジスタと、前記メイントランジスタの他端と前記サブトランジスタとの間に接続される抵抗素子と、を有する半導体素子において、
前記半導体素子は、チャンネル層を含み、
前記メイントランジスタは、
前記チャンネル層の第１部分からなるメインチャンネル層と、
前記メインチャンネル層の上に配置され、前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、
前記バリア層の上に配置されるメインゲート電極と、
前記バリア層と前記メインゲート電極との間に配置されるゲート半導体層と、
前記メインゲート電極の両側に配置され、前記メインチャンネル層に接続されるメインソース電極及びメインドレイン電極と、を含み、
前記サブトランジスタは、
前記チャンネル層の第２部分からなり、第１二次元電子ガス（２ＤＥＧ）領域を有する第１サブドリフト領域を含むサブチャンネル層と、
前記サブチャンネル層に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、
前記サブチャンネル層の上に配置されるサブゲート電極と、
前記サブチャンネル層の上に配置され、前記サブゲート電極の一側に位置する感知電極と、を含み、
前記サブチャンネル層の幅は、前記メインチャンネル層の幅と相違し、
前記抵抗素子は、前記チャンネル層の第３部分からなり、前記感知電極と前記メインソース電極との間に電気的に接続され、第２二次元電子ガス（２ＤＥＧ）領域を有する第２サブドリフト領域を含むチャンネルパターンを含むことを特徴とする半導体素子。
続きを表示（約 1,000 文字）【請求項２】
前記第２サブドリフト領域の抵抗は、正の温度抵抗係数を有し、
前記感知電極と前記チャンネルパターンとの間の第１コンタクトの抵抗及び前記メインソース電極と前記チャンネルパターンとの間の第２コンタクトの抵抗は、負の温度抵抗係数を有し、
前記第２サブドリフト領域の抵抗、第１コンタクトの抵抗、及び第２コンタクトの抵抗の合計は、温度に関係なく実質的に一定であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記サブチャンネル層の幅は、前記メインチャンネル層の幅より小さいことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記メインドレイン電極及び前記サブドレイン電極は、第１方向に延長され、
前記チャンネルパターンは、前記第１方向に延長される部分を含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記チャンネルパターンの前記第１方向と交差する第２方向に沿った幅は、前記メインソース電極の前記第２方向に沿った幅と同じであることを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記感知電極と前記メインソース電極との間の前記チャンネルパターンの前記第１方向に沿った長さは、１μｍ～１０μｍであることを特徴とする請求項４に記載の半導体素子。
【請求項７】
前記感知電極と前記メインソース電極との間の前記チャンネルパターンの前記第１方向に沿った長さは、３μｍ～４μｍであることを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記チャンネルパターンは、前記メインチャンネル層及び前記サブチャンネル層と同じ層に配置され、
前記チャンネルパターンは、前記メインチャンネル層及び前記サブチャンネル層と同じ物質を含むことを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記バリア層は、前記サブチャンネル層及び前記チャンネルパターンの上にさらに配置されることを特徴とする請求項１に記載の半導体素子。
【請求項１０】
前記サブゲート電極は、前記メインゲート電極と一体をなし、
前記サブドレイン電極は、前記メインドレイン電極と一体をなすことを特徴とする請求項９に記載の半導体素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体素子に関し、特に、安定した電気的特性を有し、信頼性が向上することができる半導体素子に関する。
続きを表示（約 5,000 文字）【背景技術】
【０００２】
現代社会における半導体素子は、日常生活と密接な関連を有している。
特に、電気自動車、鉄道、電気トラムなどの交通分野、太陽光発電、風力発電などの再生エネルギーシステム、モバイル機器などの様々な分野で使用される電力半導体素子の重要度は徐々に高まっている。
電力半導体素子は、高電圧や高電流を扱うために使用される半導体素子として、大型電力システムや高出力電子装置で電力変換及び制御などの機能を行う。
電力半導体素子は、高い電力を処理することができる能力と耐久性を有しているため、大量の電流を扱うことができ、高電圧に耐えることができる。
例えば、電力半導体素子は、数百ボルトから数千ボルトの電圧、数十アンペアで数千アンペアの電流を処理する。
電力半導体素子は、電力損失を最少化して電気エネルギーの効率性を向上させることができる。
また、電力半導体素子は、高温などの環境でも安定して駆動することができる。
【０００３】
このような電力半導体素子は、素材により区分することができ、例えば、ＳｉＣ電力半導体素子、ＧａＮ電力半導体素子がある。
既存のシリコンウエハー（Ｓｉｗａｆｅｒ）を代えてＳｉＣ又はＧａＮを活用して電力半導体素子を製造することにより、高温で不安定な特性を有するシリコンの短所を補うことができる。
ＳｉＣ電力半導体素子は、高温に強く電力損失が少なく、電気自動車、再生エネルギーシステムなどに適している。
ＧａＮ電力半導体素子は、高費用が要求されるが速度面で効率的であり、モバイル機器の高速充電などに適している。
このような電力半導体素子の安定した電気的特性、信頼性の向上が常に課題となっている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は上記従来の半導体素子による課題に鑑みてなされたものであって、本発明の目的は、安定した電気的特性を有し、信頼性が向上することができる半導体素子を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明による半導体素子は、メイントランジスタと、前記メイントランジスタの一端と接続されるサブトランジスタと、前記メイントランジスタの他端と前記サブトランジスタとの間に接続される抵抗素子と、を有する半導体素子において、前記半導体素子は、チャンネル層を含み、前記メイントランジスタは、前記チャンネル層の第１部分からなるメインチャンネル層と、前記メインチャンネル層の上に配置され、前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、前記バリア層の上に配置されるメインゲート電極と、前記バリア層と前記メインゲート電極との間に配置されるゲート半導体層と、前記メインゲート電極の両側に配置され、前記メインチャンネル層に接続されるメインソース電極及びメインドレイン電極と、を含み、前記サブトランジスタは、前記チャンネル層の第２部分からなり、第１二次元電子ガス（２ＤＥＧ）領域を有する第１サブドリフト領域を含むサブチャンネル層と、
前記サブチャンネル層に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、前記サブチャンネル層の上に配置されるサブゲート電極と、前記サブチャンネル層の上に配置され、前記サブゲート電極の一側に位置する感知電極と、を含み、前記サブチャンネル層の幅は、前記メインチャンネル層の幅と相違し、前記抵抗素子は、前記チャンネル層の第３部分からなり、前記感知電極と前記メインソース電極との間に電気的に接続され、第２二次元電子ガス（２ＤＥＧ）領域を有する第２サブドリフト領域を含むチャンネルパターンを含むことを特徴とする。
【０００６】
また、上記目的を達成するためになされた本発明による半導体素子は、メイントランジスタと、前記メイントランジスタの一端と接続されるサブトランジスタと、前記メイントランジスタの他端と前記サブトランジスタとの間に接続される抵抗素子と、を有する半導体素子において、前記半導体素子は、チャンネル層を含み、前記メイントランジスタは、前記チャンネル層の第１部分からなるメインチャンネル層と、前記メインチャンネル層の上に配置され、前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、前記バリア層の上に配置されるメインゲート電極と、前記バリア層と前記メインゲート電極との間に配置されるゲート半導体層と、前記メインゲート電極の両側に配置され、前記メインチャンネル層に接続されるメインソース電極及びメインドレイン電極と、を含み、前記サブトランジスタは、前記チャンネル層の第２部分からなり、第１二次元電子ガス（２ＤＥＧ）領域を有する第１サブドリフト領域を含むサブチャンネル層と、前記サブチャンネル層に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、前記サブチャンネル層の上に配置されるサブゲート電極と、
前記サブチャンネル層の上に配置され、前記サブゲート電極の一側に位置する感知電極と、を含み、前記抵抗素子は、前記チャンネル層の第３部分からなり、前記感知電極と前記メインソース電極との間に位置し、第２二次元電子ガス（２ＤＥＧ）領域を有する第２サブドリフト領域を含むチャンネルパターンを含み、前記感知電極と前記メインソース電極との間の前記チャンネルパターンの長さは、１μｍ～１０μｍであることを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明による半導体素子は、メイントランジスタと、前記メイントランジスタの一端と接続されるサブトランジスタと、前記メイントランジスタの他端と前記サブトランジスタとの間に接続される抵抗素子と、を含む半導体素子において、前記半導体素子は、チャンネル層を含み、前記メイントランジスタは、前記チャンネル層の第１部分からなり、ＧａＮを含むメインチャンネル層と、前記メインチャンネル層の上に配置され、ＡｌＧａＮを含むバリア層と、前記バリア層の上に配置されるメインゲート電極と、前記バリア層と前記メインゲート電極との間に配置され、ｐ型不純物がドーピングされるＧａＮを含むゲート半導体層と、前記メインゲート電極の両側に配置され、前記メインチャンネル層に接続されるメインソース電極及びメインドレイン電極と、を含み、前記サブトランジスタは、前記チャンネル層の第２部分からなり、前記メインチャンネル層と同じ物質を含み、第１二次元電子ガス（２ＤＥＧ）領域を有する第１サブドリフト領域を含むサブチャンネル層と、前記サブチャンネル層に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、前記サブチャンネル層の上に配置されるサブゲート電極と、前記サブチャンネル層の上に配置され、前記サブゲート電極の一側に位置する感知電極と、を含み、前記サブチャンネル層の幅は、前記メインチャンネル層の幅と相違し、前記抵抗素子は、前記チャンネル層の第３部分からなり、前記メインチャンネル層と同じ物質を含み、前記感知電極と前記メインソース電極との間に位置し、第２二次元電子ガス（２ＤＥＧ）領域を有する第２サブドリフト領域を含むチャンネルパターンを含み、前記第２サブドリフト領域の抵抗は、正の温度抵抗係数を有し、前記感知電極と前記チャンネルパターンとの間の第１コンタクトの抵抗及び前記メインソース電極と前記チャンネルパターンとの間の第２コンタクトの抵抗は、負の温度抵抗係数を有し、前記第２サブドリフト領域の抵抗、第１コンタクトの抵抗、及び第２コンタクトの抵抗の合計は、温度に関係なく実質的に一定であることを特徴とする。
【発明の効果】
【０００８】
本発明に係る半導体素子によれば、メイントランジスタと、メイントランジスタの一端と接続されるサブトランジスタと、メイントランジスタの他端とサブトランジスタとの間に接続される抵抗素子とを有し、サブトランジスタのチャネル層の幅とメイントランジスタのチャネル層の幅を異なるように設計し、さらに、抵抗素子の二次元電子ガスとコンタクトを組み合わせて、抵抗温度係数がゼロに収束するようにすることができる。
その結果、メイントランジスタやサブトランジスタに流れる過大な電流を検出することができる。
【図面の簡単な説明】
【０００９】
本発明の実施形態による半導体素子の概略構成を示す回路図である。
本発明の実施形態による半導体素子の概略構成を示す平面図である。
図２のＡ－Ａ’線に沿って切断した断面図である。
図２のＡ－Ａ’線に沿って切断した断面図である。
本発明の実施形態による半導体素子の周辺回路領域を示す平面図である。
図２のＢ－Ｂ’線に沿って切断した断面図である。
図２のＣ－Ｃ’線に沿って切断した断面図である。
図２のＤ－Ｄ’線に沿って切断した断面図である。
本発明のいくつかの実施形態による半導体素子を示す図２のＤ－Ｄ’線に対応する断面図である。
本発明の実施形態による半導体素子の抵抗素子を示す回路図である。
本発明の実施形態による半導体素子の抵抗素子の温度変化による抵抗値を示すグラフである。
本発明のいくつかの実施形態による半導体素子の周辺回路素子を示す平面図である。
本発明のいくつかの実施形態による半導体素子の周辺回路素子を示す平面図である。
本発明のいくつかの実施形態による半導体素子の周辺回路素子を示す平面図である。
本発明のいくつかの実施形態による半導体素子の周辺回路素子を示す平面図である。
本発明のいくつかの実施形態による半導体素子の周辺回路素子を示す平面図である。
本発明のいくつかの実施形態による半導体素子の周辺回路素子を示す平面図である。
本発明のいくつかの実施形態による半導体素子の周辺回路素子を示す平面図である。
本発明のいくつかの実施形態による半導体素子の周辺回路素子を示す平面図である。
本発明のいくつかの実施形態による半導体素子の抵抗素子を示す回路図である。
図２０の抵抗素子を含む周辺回路素子を示す平面図である。
図２０のＥ－Ｅ’線に沿って切断した断面図である。
図２０の抵抗素子を含む周辺回路素子を示す平面図である。
図２３のＦ－Ｆ’線に沿って切断した断面図である。
本発明のいくつかの実施形態による半導体素子の抵抗素子を示す回路図である。
図２５の抵抗素子を含む周辺回路素子を示す平面図である。
図２６の抵抗素子を拡大して示す平面図である。
図２７のＧ－Ｇ’線に沿って切断した断面図である。
本発明のいくつかの実施形態による半導体素子の抵抗素子の図２７のＧ－Ｇ’線に対応する断面図である。
本発明のいくつかの実施形態による半導体素子の抵抗素子を示す平面図である。
本発明のいくつかの実施形態による半導体素子の抵抗素子を示す回路図である。
図３１の抵抗素子を拡大して示す平面図である。
本発明のいくつかの実施形態による半導体素子の抵抗素子を示す回路図である。
図３２の抵抗素子を拡大して示す平面図である。
本発明のいくつかの実施形態による半導体素子を示す回路図である。
図３５の実施形態による半導体素子を示す平面図である。
【発明を実施するための形態】
【００１０】
次に、本発明に係る半導体素子を実施するための形態の具体例を図面を参照しながら説明する。
（【００１１】以降は省略されています）

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