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公開番号2025097888
公報種別公開特許公報(A)
公開日2025-07-01
出願番号2024108642
出願日2024-07-05
発明の名称半導体装置
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H10B 12/00 20230101AFI20250624BHJP()
要約【課題】電気的特性及び集積度が向上された半導体装置を提供する。
【解決手段】本発明概念の一部の実施形態による半導体装置は、第1下部ワードライン、前記第1下部ワードラインを貫通する第1下部チャンネル膜及び前記第1下部チャンネル膜に連結される下部データ格納構造体を含む下部積層構造体、前記下部積層構造体上の層間絶縁膜、前記層間絶縁膜上に配置され、上部ワードライン、前記上部ワードラインを貫通する上部チャンネル膜、前記上部チャンネル膜に連結される上部データ格納構造体を含む上部積層構造体、前記第1下部ワードライン上の下部連結コンタクト、前記下部連結コンタクト上の連結導電ライン、及び前記連結導電ライン上の貫通コンタクトを含む。
【選択図】図3C

特許請求の範囲【請求項１】
第１下部ワードライン、前記第１下部ワードラインを貫通する第１下部チャンネル膜、及び前記第１下部チャンネル膜に連結される下部データ格納構造体を含む下部積層構造体と、
前記下部積層構造体上の層間絶縁膜と、
前記層間絶縁膜上に配置され、上部ワードライン、前記上部ワードラインを貫通する上部チャンネル膜、及び前記上部チャンネル膜に連結される上部データ格納構造体を含む上部積層構造体と、
前記第１下部ワードライン上の下部連結コンタクトと、
前記下部連結コンタクト上の連結導電ラインと、
前記連結導電ライン上の貫通コンタクトと、を含み、
前記下部連結コンタクトは、前記上部ワードラインに重畳され、
前記貫通コンタクトは、前記上部ワードラインに重畳されない、半導体装置。
続きを表示（約 1,900 文字）【請求項２】
前記連結導電ラインは、
前記下部連結コンタクトの上面に接する第１部分と、
前記貫通コンタクトの下面に接する第２部分と、
前記第１部分及び前記第２部分を連結する第３部分と、を含む、請求項１に記載の半導体装置。
【請求項３】
前記連結導電ラインの前記第１部分は、前記上部ワードラインに重畳され、
前記連結導電ラインの前記第２部分は、前記上部ワードラインに重畳されない、請求項２に記載の半導体装置。
【請求項４】
前記連結導電ラインの前記第３部分、前記第１下部チャンネル膜、及び前記上部チャンネル膜は、第１方向に延長し、
前記連結導電ラインの前記第１及び第２部分は、前記第１方向と交差する第２方向に延長する、請求項２に記載の半導体装置。
【請求項５】
前記下部連結コンタクト及び前記貫通コンタクトは、水平方向に離隔される、請求項１に記載の半導体装置。
【請求項６】
前記下部積層構造体は、
前記第１下部ワードラインより高いレベルに配置される第２下部ワードラインと、
前記第２下部ワードラインを貫通する第２下部チャンネル膜と、をさらに含み、
前記第１下部ワードラインは、
前記第１下部チャンネル膜を囲む第１下部電極部と、
前記下部連結コンタクトに接する第２下部電極部と、を含み、
前記第２下部ワードラインは、
前記第１下部ワードラインの前記第１下部電極部に重畳される第１下部電極部と、
前記第１下部ワードラインの前記第２下部電極部に重畳される第２下部電極部と、を含み、
前記第１下部ワードラインの前記第２下部電極部の長さは、第２下部ワードラインの前記第２下部電極部の長さより大きい、請求項１に記載の半導体装置。
【請求項７】
前記上部ワードラインは、
前記第１下部ワードラインの前記第１下部電極部に重畳される第１上部電極部と、
前記第１下部ワードラインの前記第２下部電極部に重畳される第２上部電極部と、を含み、
前記上部ワードラインの前記第２上部電極部の長さは、第２下部ワードラインの前記第２下部電極部の長さより大きい、請求項６に記載の半導体装置。
【請求項８】
前記連結導電ラインは、前記層間絶縁膜内に配置される、請求項１に記載の半導体装置。
【請求項９】
第１下部ワードラインと、
前記第１下部ワードラインを貫通する第１下部チャンネル膜と、
前記第１下部ワードラインに接する第１下部連結コンタクトと、
前記第１下部ワードラインより高いレベルに配置される第２下部ワードラインと、
前記第２下部ワードラインを貫通する第２下部チャンネル膜と、
前記第２下部ワードラインに接する第２下部連結コンタクトと、
前記第２下部ワードラインより高いレベルに配置される第１上部ワードラインと、
前記第１上部ワードラインを貫通する第１上部チャンネル膜と、
前記第１上部ワードラインに接する第１上部連結コンタクトと、を含み、
前記第１下部ワードラインは、
前記第１下部チャンネル膜を囲む第１下部電極部と、
前記第１下部連結コンタクトに接する第２下部電極部と、を含み、
前記第２下部ワードラインは、
前記第２下部チャンネル膜を囲む第１下部電極部と、
前記第２下部連結コンタクトに接する第２下部電極部と、を含み、
前記第１上部ワードラインは、
前記第１上部チャンネル膜を囲む第１上部電極部と、
前記第１上部連結コンタクトに接する第２上部電極部と、を含み、
前記第２下部ワードラインの前記第２下部電極部の長さは、前記第１下部ワードラインの前記第２下部電極部の長さ及び前記第１上部ワードラインの前記第２上部電極部の長さより小さい、半導体装置。
【請求項１０】
前記第１下部チャンネル膜、前記第２下部チャンネル膜、及び前記第１上部チャンネル膜は、第１方向に延長し、
前記第２下部ワードラインの前記第２下部電極部の前記第１方向への長さは、前記第１下部ワードラインの前記第２下部電極部の前記第１方向への長さ及び前記第１上部ワードラインの前記第２上部電極部の前記第１方向への長さより小さい、請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳細にはワードラインを含む半導体装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素を含むハイブリッド（ｈｙｂｒｉｄ）半導体素子等に区分されることができる。
【０００３】
最近、電子機器の高速化、低消費電力化に応じて、これに内装される半導体素子もやはり速い動作速度及び／又は低い動作電圧等が要求されており、これを充足させるためにはより高集積化された半導体素子が必要である。但し、半導体素子の高集積化が深化されることにつれ、半導体素子の電気的特性及び生産収率が減少することができる。したがって、半導体素子の電気的特性及び生産収率を向上させるための多い研究が進行されている。
【先行技術文献】
【特許文献】
【０００４】
米国特許公開第１１，１００，９５８Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は電気的特性及び集積度が向上された半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
一部の実施形態による半導体装置は、第１下部ワードライン、前記第１下部ワードラインを貫通する第１下部チャンネル膜及び前記第１下部チャンネル膜に連結される下部データ格納構造体を含む下部積層構造体、前記下部積層構造体上の層間絶縁膜、及び前記層間絶縁膜上に配置され、上部ワードライン、前記上部ワードラインを貫通する上部チャンネル膜、及び前記上部チャンネル膜に連結される上部データ格納構造体を含む上部積層構造体、前記第１下部ワードライン上の下部連結コンタクト、前記下部連結コンタクト上の連結導電ライン、及び前記連結導電ライン上の貫通コンタクトを含み、前記下部連結コンタクトは前記上部ワードラインに重畳され、前記貫通コンタクトは前記上部ワードラインに重畳されなくともよい。
【０００７】
一部の実施形態による半導体装置は、第１下部ワードライン、前記第１下部ワードラインを貫通する第１下部チャンネル膜、前記第１下部ワードラインに接する第１下部連結コンタクト、前記第１下部ワードラインより高いレベルに配置される第２下部ワードライン、前記第２下部ワードラインを貫通する第２下部チャンネル膜、前記第２下部ワードラインに接する第２下部連結コンタクト、前記第２下部ワードラインより高いレベルに配置される第１上部ワードライン、前記第１上部ワードラインを貫通する第１上部チャンネル膜、及び前記第１上部ワードラインに接する第１上部連結コンタクトを含み、前記第１下部ワードラインは、前記第１下部チャンネル膜を囲む第１下部電極部、及び前記第１下部連結コンタクトに接する第２下部電極部を含み、前記第２下部ワードラインは、前記第２下部チャンネル膜を囲む第１下部電極部、及び前記第２下部連結コンタクトに接する第２下部電極部を含み、前記第１上部ワードラインは、前記第１上部チャンネル膜を囲む第１上部電極部、及び前記第１上部連結コンタクトに接する第２上部電極部を含み、前記第２下部ワードラインの前記第２下部電極部の長さは前記第１下部ワードラインの前記第２下部電極部の長さ及び前記第１上部ワードラインの前記第２上部電極部の長さより小さくてもよい。
【０００８】
一部の実施形態による半導体装置は、下部積層構造体、前記下部積層構造体上の層間絶縁膜、前記層間絶縁膜上の上部積層構造体、前記上部積層構造体上の上部絶縁膜、前記層間絶縁膜内の第１連結導電ライン及び第２連結導電ライン、前記上部絶縁膜内の第１上部導電ライン、第２上部導電ライン及び第３上部導電ライン、前記第１連結導電ラインの下面に接する第１下部連結コンタクト、前記第２連結導電ラインの下面に接する第２下部連結コンタクト、前記第１上部導電ラインと前記上部積層構造体を電気的に連結する上部連結コンタクト、前記第２上部導電ラインの下面及び前記第１連結導電ラインの上面に接する第１貫通コンタクト、及び前記第３上部導電ラインの下面及び前記第２連結導電ラインの上面に接する第２貫通コンタクトを含み、前記下部積層構造体は、前記第１下部連結コンタクトの下面に接する第１下部ワードライン、及び前記第２下部連結コンタクトの下面に接する第２下部ワードラインを含み、前記第２連結導電ラインは、前記第２下部連結コンタクトの上面に接する第１部分、及び前記第２貫通コンタクトの下面に接する第２部分を含み、前記第１連結導電ラインは前記第２連結導電ラインの前記第１及び第２部分の間に配置されてもよい。
【０００９】
一部の実施形態による半導体装置は、第１ワードライン、前記第１ワードラインを貫通する第１チャンネル膜、前記第１ワードライン上の第２ワードライン、前記第２ワードラインを貫通する前記第１チャンネル膜上の第２チャンネル膜、前記第１及び第２チャンネル膜に連結されるデータ格納構造体、前記第１及び第２チャンネル膜に連結されるビットライン、前記第２ワードラインを貫通する第１貫通絶縁パターン、及び前記第１ワードラインに電気的に連結される第１連結コンタクトを含み、前記第１連結コンタクトは、前記第１ワードラインに接する第１連結部、及び前記第２ワードライン及び前記第１貫通絶縁パターンを貫通する上部を含み、前記第１連結部の幅は前記上部の幅より大きくてもよい。
【発明の効果】
【００１０】
本発明概念の実施形態による半導体装置は、連結領域が占める面積を最小化させることに応じて、半導体装置のサイズが最小化され得る。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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