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公開番号2025098927
公報種別公開特許公報(A)
公開日2025-07-02
出願番号2024167223
出願日2024-09-26
発明の名称電力半導体素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H10D 30/66 20250101AFI20250625BHJP()
要約【課題】電気的特性が向上した電力半導体素子を提供する。
【解決手段】電力半導体素子100は、第1導電型の基板101、基板上の第1導電型のドリフト層102、ドリフト層上の第2導電型のウェル領域105、ウェル領域上の第1導電型のソース領域150、ソース領域及びウェル領域を貫通するゲートトレンチGT内に配置されるゲート電極130、ゲート電極とウェル領域との間に配置されるゲート絶縁層120、ゲート電極上の誘電体層140及び基板の下面上のドレイン電極160を含み、ゲート電極は、下面で第1幅W1を有し、上面で第1幅よりも大きい第2幅W2を有し、側面に幅が変更される段差部BRを有し、段差部は、ソース領域の下面よりも低いレベルに位置する。
【選択図】図1a
特許請求の範囲【請求項１】
第１導電型の基板と、
前記基板上の前記第１導電型のドリフト層と、
前記ドリフト層上の第２導電型のウェル領域と、
前記ウェル領域上の前記第１導電型のソース領域と、
前記ソース領域及び前記ウェル領域を貫通するゲートトレンチ内に配置されるゲート電極と、
前記ゲート電極と前記ウェル領域との間に配置されるゲート絶縁層と、
前記ゲート電極上の誘電体層と、
前記基板の下面上のドレイン電極と、を含み、
前記ゲート電極は、下面で第１幅を有し、上面で前記第１幅よりも大きい第２幅を有し、側面に幅が変更される段差部を有し、
前記段差部は、前記ソース領域の下面よりも低いレベルに位置する、電力半導体素子。
続きを表示（約 1,200 文字）【請求項２】
前記ウェル領域において、前記ゲート電極に相対する面は、第１面及び前記第１面から折り曲げられて延びる第２面を含む、請求項１に記載の電力半導体素子。
【請求項３】
前記第１面は、前記ソース領域及び前記ウェル領域に沿って延びる曲面であり、前記第２面は、前記ウェル領域を貫通して下方に延びる面である、請求項２に記載の電力半導体素子。
【請求項４】
前記第１面と前記第２面との間の角度は直角又は鈍角である、請求項２に記載の電力半導体素子。
【請求項５】
前記ゲート絶縁層は、前記ゲートトレンチの底面上で第１厚さを有し、前記ゲートトレンチの側壁上で前記第１厚さよりも小さい第２厚さを有する、請求項１に記載の電力半導体素子。
【請求項６】
前記基板、前記ドリフト層、及び前記ウェル領域はＳｉＣを含む、請求項１に記載の電力半導体素子。
【請求項７】
前記ゲート絶縁層と前記ドリフト層との間に位置する前記第２導電型のフィールド緩和領域をさらに含む、請求項１に記載の電力半導体素子。
【請求項８】
第１導電型の基板と、
前記基板上の前記第１導電型のドリフト層と、
前記ドリフト層上の第２導電型のウェル領域と、
前記ウェル領域上の前記第１導電型のソース領域と、
前記ソース領域及び前記ウェル領域を貫通するゲートトレンチ内に配置されるゲート電極と、
前記ゲート電極と前記ウェル領域との間に配置されるゲート絶縁層と、
前記基板の下面上のドレイン電極と、を含み、
前記ゲート電極は、第１領域及び前記第１領域上の第２領域を含み、前記第１領域の最大幅は第１幅であり、前記第２領域は、前記第１幅よりも大きい第２幅を有し、
前記ウェル領域は、前記ゲート電極に隣接するチャネル領域を含み、
前記チャネル領域は、前記第１領域と水平方向で重なり、前記第２領域と垂直方向で重なる領域を含む、電力半導体素子。
【請求項９】
前記チャネル領域は、前記ゲート電極に沿って折り曲げられて延びる、請求項８に記載の電力半導体素子。
【請求項１０】
第１導電型の基板と、
前記基板上の前記第１導電型のドリフト層と、
前記ドリフト層上の第２導電型のウェル領域と、
前記ウェル領域上の前記第１導電型のソース領域と、
前記ソース領域及び前記ウェル領域を貫通するゲートトレンチ内に配置されるゲート電極と、
前記ゲートトレンチの内表面を覆うゲート絶縁層と、
前記ゲート絶縁層の外表面の一部を覆う前記第２導電型のフィールド緩和領域と、
前記基板の下面上のドレイン電極と、を含み、
前記ゲート電極は、上面で最大幅を有し、上下に非対称な形状を有し、
前記ウェル領域は、前記ゲート電極に相対するように折り曲げられる領域を含む、電力半導体素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は、電力半導体素子に関し、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）電力半導体素子に関する。
続きを表示（約 3,300 文字）【背景技術】
【０００２】
電力半導体素子は、高電圧及び高電流の環境で動作する半導体素子であって、電力変換、電力コンバータ、インバータなどのような高電力スイッチングが必要な分野に用いられている。電力半導体素子は、高電圧に対する耐圧特性が基本的に求められ、最近は、付加的に高速スイッチング動作が必要とされている。そのため、シリコン（Ｓｉ）に比べて耐圧特性に優れたＳｉＣを用いた電力半導体素子が研究されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が成し遂げようとする技術的課題の一つは、電気的特性が向上した電力半導体素子を提供することである。
【課題を解決するための手段】
【０００４】
例示的な実施形態に係る電力半導体素子は、第１導電型の基板、上記基板上の上記第１導電型のドリフト層、上記ドリフト層上の第２導電型のウェル領域、上記ウェル領域上の上記第１導電型のソース領域、上記ソース領域及び上記ウェル領域を貫通するゲートトレンチ内に配置されるゲート電極、上記ゲート電極と上記ウェル領域との間に配置されるゲート絶縁層、上記ゲート電極上の誘電体層、及び上記基板の下面上のドレイン電極を含み、上記ゲート電極は、下面で第１幅を有し、上面で上記第１幅よりも大きい第２幅を有し、側面に幅が変更される段差部を有し、上記段差部は上記ソース領域の下面よりも低いレベルに位置することができる。
【０００５】
例示的な実施形態に係る電力半導体素子は、第１導電型の基板、上記基板上の上記第１導電型のドリフト層、上記ドリフト層上の第２導電型のウェル領域、上記ウェル領域上の上記第１導電型のソース領域、上記ソース領域及び上記ウェル領域を貫通するゲートトレンチ内に配置されるゲート電極、上記ゲート電極と上記ウェル領域との間に配置されるゲート絶縁層、及び上記基板の下面上のドレイン電極を含み、上記ゲート電極は、第１領域及び上記第１領域上の第２領域を含み、前記第１領域の最大幅は第１幅であり、前記第２領域は、前記第１幅よりも大きい第２幅を有し、上記ウェル領域は上記ゲート電極に隣接するチャネル領域を含み、上記チャネル領域は、上記第１領域と水平方向で重なり、上記第２領域と垂直方向で重なる領域を含むことができる。
【０００６】
例示的な実施形態に係る電力半導体素子は、第１導電型の基板、上記基板上の上記第１導電型のドリフト層、上記ドリフト層上の第２導電型のウェル領域、上記ウェル領域上の上記第１導電型のソース領域、上記ソース領域及び上記ウェル領域を貫通するゲートトレンチ内に配置されるゲート電極、上記ゲートトレンチの内表面を覆うゲート絶縁層、上記ゲート絶縁層の外表面の一部を覆う上記第２導電型のフィールド緩和領域、及び上記基板の下面上のドレイン電極を含み、上記ゲート電極は、上面で最大幅を有し、上下に非対称な形状を有し、上記ウェル領域は、上記ゲート電極に相対するように折り曲げられる領域を含むことができる。
【発明の効果】
【０００７】
ゲート電極が段差部を有することにより、ゲート電極の２つ以上の面を介してチャネル領域が影響を受けるようにすることで、電気的特性が向上した電力半導体素子が提供されることができる。
【０００８】
本発明の多様でありながら有益な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解することができる。
【図面の簡単な説明】
【０００９】
例示的な実施形態に係る電力半導体素子を示す断面図である。
例示的な実施形態に係る電力半導体素子を示す部分拡大図である。
例示的な実施形態に係る電力半導体素子を示す断面図である。
例示的な実施形態に係る電力半導体素子を示す断面図である。
例示的な実施形態に係る電力半導体素子を示す断面図である。
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例示的な実施形態に係る電力半導体素子の製造方法を説明するために、工程順序に従って示した図である。
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【発明を実施するための形態】
【００１０】
以下、添付の図面を参照して、本発明の好ましい実施形態について次のように説明する。以下において、「上」、「上部」、「上面」、「下」、「下部」、「下面」、「側面」等の用語は図面符号で表記され、別途に称される場合を除き、図面を基準として称するものと理解することができる。
（【００１１】以降は省略されています）

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