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公開番号2025160396
公報種別公開特許公報(A)
公開日2025-10-22
出願番号2025127662,2023164056
出願日2025-07-30,2018-11-30
発明の名称半導体装置
出願人ローム株式会社
代理人個人
主分類H01L 23/48 20060101AFI20251015BHJP(基本的電気素子)
要約【課題】放熱特性の低下を抑制しつつ高集積化を可能とする半導体装置を提供する。
【解決手段】半導体装置A2は、基板3と、導電部5と、複数の半導体チップ4A～4Fと、制御チップ4H、4Gと、複数の第1リード1A～1Gと、複数の第2リード2A～2H、2S～2Uと、封止樹脂7と、を備える。封止樹脂7は、複数の第1リード1A～1Gが露出する第1の側面76と、第1の側面76と異なるとともに、複数の第2リード2A～2H、2S～2Uが露出する第2の側面75と、第2の側面75に形成され、複数の第2リード2A～2H、2S～2Uのうち一部の第2リードの間に位置する複数の凹部731,732,733と、を有する、
【選択図】図36
特許請求の範囲【請求項１】
第１面および第２面を含む絶縁性の基板と、
前記基板の前記第１面上に形成された導電部と、
前記第１面上に実装され、入力される制御信号に応答してスイッチング動作を行う複数の半導体チップと、
前記制御信号を生成し、前記複数の半導体チップに接続される制御チップと、
前記複数の半導体チップのうち１個以上がそれぞれ電気的に接続される複数の第１リードと、
前記制御チップに電気的に接続される複数の第２リードと、
前記複数の第１リードおよび前記複数の第２リードの少なくとも一部ずつと、前記基板と、前記導電部と、前記複数の半導体チップとを覆う封止樹脂と、を有し、
前記封止樹脂は、
前記複数の第１リードが露出する第１の側面と、
前記第１の側面と異なるとともに、前記複数の第２リードが露出する第２の側面と、
前記第２の側面に形成され、前記複数の第２リードのうち一部の前記第２リードの間に位置する複数の凹部と、を有する、
半導体装置。
続きを表示（約 850 文字）【請求項２】
前記導電部は、複数の配線部を含み、
前記複数の配線部の少なくとも一部は、前記半導体チップと前記制御チップとを接続する経路の途中に配置されており、
前記複数の配線部間の最小間隔は、前記複数の第１リード間の最小間隔よりも小さい、請求項１に記載の半導体装置。
【請求項３】
前記複数の第１リード間の最小間隔は、前記複数の第２リード間の最小間隔よりも大きい、請求項１に記載の半導体装置。
【請求項４】
前記複数の半導体チップは、炭化珪素基板上に形成されたＭＯＳＦＥＴである、請求項１に記載の半導体装置。
【請求項５】
前記ＭＯＳＦＥＴのゲートは、トレンチ構造を有する、請求項４記載の半導体装置。
【請求項６】
厚さ方向と直交する方向から見たとき、前記複数の半導体チップの高さと前記制御チップの高さが異なる、請求項１に記載の半導体装置。
【請求項７】
前記導電部の厚さは、前記第１リードの厚さよりも薄い、請求項６に記載の半導体装置。
【請求項８】
前記基板は、アルミナ、窒化珪素、窒化アルミニウムおよびジルコニア入りアルミナのいずれかを含むセラミックスである、請求項１に記載の半導体装置。
【請求項９】
前記半導体チップは、チップ主面側に形成された第１電極および制御電極と、チップ裏面に形成された第２電極とを有し、
前記複数の半導体チップは、第１電源と第２電源との間に高電位側スイッチング素子の前記第１電極と低電位側スイッチング素子の前記第２電極とが直列接続される、請求項１に記載の半導体装置。
【請求項１０】
前記制御チップは、前記高電位側スイッチング素子の動作を制御する第１集積回路素子と、前記低電位側スイッチング素子の動作を制御する第２集積回路素子とを含む、請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 4,300 文字）【背景技術】
【０００２】
半導体チップと、半導体チップの動作電流を制御する制御電流が流れる制御チップと、半導体チップおよび制御チップを封止する樹脂と、を備えた半導体装置が知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１５－２２０４２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
制御チップには、複数種類の制御信号の入出力がある。制御信号の数が増えるほど、制御チップへの導通経路の数を増やす必要があるが、これらの導通経路を従来のように金属製の複数のリードによって構成しようとすると、半導体装置のさらなる高集積化が困難となるおそれがある。
【０００５】
本開示は、上記した事情のもとで考え出されたものであって、より高集積化を可能とする半導体装置を提供することをその課題とする。
【課題を解決するための手段】
【０００６】
本開示によって提供される半導体装置は、基板と、前記基板上に形成された導電性材料からなる導電部と、前記基板上に配置された、前記基板よりも放熱性の高い第１リードと、前記第１リード上に配置された半導体チップと、前記導電部と前記半導体チップとに電気的に接続され、且つ平面視において前記半導体チップと前記第１リードと離間して前記基板上に配置された、前記半導体チップの駆動を制御する制御チップと、前記半導体チップおよび前記制御チップと、前記基板の少なくとも一部と、前記リードの一部と、を覆う樹脂と、を備える。
【発明の効果】
【０００７】
本開示によれば、放熱特性の低下を抑制しつつ高集積化を図った半導体装置を提供することができる。
【０００８】
本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【０００９】
本開示の第１実施形態に係る半導体装置を示す斜視図である。
本開示の第１実施形態に係る半導体装置を示す平面図である。
本開示の第１実施形態に係る半導体装置を示す底面図である。
本開示の第１実施形態に係る半導体装置を示す要部平面図である。
図４のＶ－Ｖ線に沿う断面図である。
本開示の第１実施形態に係る半導体装置を示す要部拡大断面図である。
本開示の第１実施形態に係る半導体装置を示す要部拡大断面図である。
本開示の第１実施形態に係る半導体装置を示す要部拡大断面図である。
図４のＩＸ－ＩＸ線に沿う断面図である。
本開示の第１実施形態に係る半導体装置を示す要部拡大平面図である。
第１ワイヤ９１Ａの端部を示す要部拡大平面図である。
図１１のＸＩＩ－ＸＩＩ線に沿う要部拡大断面図である。
図１１のＸＩＩＩ－ＸＩＩＩ線に沿う要部拡大断面図である。
本開示の第１実施形態に係る半導体装置を示す要部拡大平面図である。
本開示の第１実施形態に係る半導体装置を示す要部拡大平面図である。
本開示の第１実施形態に係る半導体装置の基板を示す要部拡大平面図である。
本開示の第１実施形態に係る半導体装置の半導体チップを示す要部拡大断面図である。
本開示の第１実施形態に係る半導体装置の電気的構成を模式的に示す回路図である。
本開示の第１実施形態に係る半導体装置の回路構成の一部を示す回路図である。
本開示の第１実施形態に係る半導体装置の製造方法の一例を示すフローチャートである。
本開示の第１実施形態に係る半導体装置の製造方法の一例を示す平面図である。
図２１の次の工程を示す平面図である。
図２２の次の工程を示す平面図である。
図２３の次の工程を示す平面図である。
図２４の次の工程を示す平面図である。
図２５の次の工程を示す平面図である。
図２６の次の工程を示す平面図である。
図２７の次の工程を示す平面図である。
図２８の次の工程を示す平面図である。
図２９の次の工程を示す平面図である。
本開示の第１実施形態に係る半導体装置の第１変形例を示す要部平面図である。
本開示の第１実施形態に係る半導体装置の第１変形例の半導体チップを示す要部拡大断面図である。
本開示の第１実施形態に係る半導体装置の第１変形例のダイオードを示す要部拡大斜視図である。
本開示の第１実施形態に係る半導体装置の第１変形例のダイオードを示す要部拡大断面図である。
本開示の第２実施形態に係る半導体装置を示す斜視図である。
本開示の第２実施形態に係る半導体装置を示す平面図である。
本開示の第２実施形態に係る半導体装置を示す底面図である。
本開示の第２実施形態に係る半導体装置を示す側面図である。
本開示の第２実施形態に係る半導体装置を示す要部平面図である。
図３９のＸＬ－ＸＬ線に沿う断面図である。
図３９のＸＬI－ＸＬI線に沿う断面図である。
本開示の第２実施形態に係る半導体装置を示す要部平面図である。
本開示の第２実施形態に係る半導体装置を示す要部平面図である。
本開示の第２実施形態に係る半導体装置の電気的構成を模式的に示す回路図である。
本開示の第２実施形態に係る半導体装置を示す要部平面図である。
本開示の第２実施形態に係る半導体装置を示す要部拡大平面図である。
本開示の第２実施形態に係る半導体装置を示す要部拡大平面図である。
本開示の第２実施形態に係る半導体装置の基板を示す要部拡大平面図である。
本開示の第２実施形態に係る半導体装置の電気的構成を模式的に示す回路図である。
本開示の第２実施形態に係る半導体装置が実装された回路基板の電気的構成を模式的に示す回路図である。
本開示の第２実施形態に係る半導体装置の第１伝達回路チップ、１次側回路チップおよび制御チップを模式的に示す斜視図である。
第１伝達回路チップを示す要部平面図である。
第１伝達回路チップを示す要部底面図である。
第１伝達回路チップを示す要部平面図である。
図５２のＬＶ－ＬＶ線に沿う断面図である。
第１伝達回路チップを示す要部拡大断面図である。
第１伝達回路チップにおける層間膜の厚さと破壊電圧との関係を示す図である。
本開示の第３実施形態に係る半導体装置を示す平面図である。
本開示の第３実施形態に係る半導体装置を示す要部拡大平面図である。
本開示の第３実施形態に係る半導体装置の第１変形例を示す平面図である。
本開示の第４実施形態に係る半導体装置を示す平面図である。
本開示の第４実施形態に係る半導体装置を示す要部拡大平面図である。
本開示の第４実施形態に係る半導体装置の信号伝達素子を示す平面図である。
本開示の第４実施形態に係る半導体装置の第１変形例を示す要部拡大平面図である。
本開示の第４実施形態に係る半導体装置の第２変形例を示す要部拡大平面図である。
本開示の第５実施形態に係る半導体装置を示す平面図である。
本開示の第５実施形態に係る半導体装置を示す要部拡大平面図である。
本開示の第６実施形態に係る半導体装置を示す平面図である。
本開示の第６実施形態に係る半導体装置を示す要部拡大平面図である。
本開示の第７実施形態に係る半導体装置を示す平面図である。
本開示の第７実施形態に係る半導体装置を示す要部拡大平面図である。
本開示の第７実施形態に係る半導体装置を示す要部拡大平面図である。
本開示の第７実施形態に係る半導体装置電気的構成を模式的に示す回路図である。
本開示の第７実施形態に係る半導体装置の第１変形例を示す平面図である。
本開示の第７実施形態に係る半導体装置の第２変形例を示す平面図である。
第８実施形態の半導体パッケージの平面図である。
第８実施形態の半導体パッケージの側面図である。
図７６の半導体パッケージの底面図である。
図１９の半導体パッケージの内部構成を示す平面図である。
図７９の制御用配線領域の拡大図である。
図８０の制御回路チップ及びその周辺の拡大図である。
図８０の別の制御回路チップ及びその周辺の拡大図である。
半導体パッケージの模式的な断面図である。
第８実施形態の半導体パッケージの変形例について、半導体パッケージの内部構成を示す平面図である。
図８４の制御用配線領域の拡大図である。
図３３の変形例の半導体パッケージの変形例について、半導体パッケージの制御用配線領域の拡大図である。
第９実施形態の半導体パッケージの内部構成を示す平面図である。
図８７の制御用配線領域の拡大図である。
第１０実施形態の半導体パッケージの内部構成を示す平面図である。
図８９の制御用配線領域の拡大図である。
図９０の制御回路チップ及びその周辺の拡大図である。
図９０の制御回路チップ及びその周辺の拡大図である。
第１１実施形態の半導体パッケージの内部構成を示す平面図である。
図９３の制御用配線領域の拡大図である。
第１１実施形態の変形例の半導体パッケージの内部構成を示す平面図である。
図９５の制御用配線領域の拡大図である。
第１２実施形態の半導体パッケージの内部構成を示す平面図である。
図９７の制御用配線領域の拡大図である。
図９７の制御回路チップ及びその周辺の拡大図である。
図９７の別の制御回路チップ及びその周辺の拡大図である。
【発明を実施するための形態】
【００１０】
以下、本開示の好ましい実施の形態につき、図面を参照して具体的に説明する。
（【００１１】以降は省略されています）

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