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公開番号2025086028
公報種別公開特許公報(A)
公開日2025-06-06
出願番号2023199800
出願日2023-11-27
発明の名称デルタシグマ変調装置及びデルタシグマ変調方法
出願人日本電気株式会社
代理人個人
主分類H03M 7/32 20060101AFI20250530BHJP(基本電子回路)
要約【課題】出力信号の信号ブロックの境界付近において発生し得る演算誤差の影響をより効果的に低減させる。
【解決手段】デルタシグマ変調装置(1100、2000)は、入力信号を複数の信号ブロックに分割するように構成された分配部(120)と、複数の信号ブロックの各々について、所定の遅延量で信号ブロックに遅延を付与する信号処理部(110)と、並列に配置され、複数の信号ブロックに対してデルタシグマ変調処理を並列に実行して、複数の信号ブロックに対応する複数の出力信号を出力するように構成された並列回路部(130、150)と、複数の出力信号を結合する結合処理を実行するように構成された結合部(140)と、を含む。
【選択図】図12

特許請求の範囲【請求項１】
アップサンプリングされた入力信号を複数の信号ブロックに分割するように構成された分配部と、
前記複数の信号ブロックの各々について、所定の遅延量で信号ブロックに遅延を付与する信号処理部と、
並列に配置され、前記複数の信号ブロックに対してデルタシグマ変調処理を並列に実行して、前記複数の信号ブロックに対応する複数の出力信号を出力するように構成された並列回路部と、
前記複数の出力信号を結合する結合処理を実行するように構成された結合部と、
を備えた、デルタシグマ変調装置。
続きを表示（約 1,500 文字）【請求項２】
前記信号処理部は、インパルス応答に基づいて、前記遅延量を決定するように更に構成されている、請求項１に記載のデルタシグマ変調装置。
【請求項３】
前記出力信号は、フィルタを通過し、
前記インパルス応答は、前記デルタシグマ変調装置の出力から前記フィルタまでの伝送路のインパルス応答長に基づいている、
請求項２に記載のデルタシグマ変調装置。
【請求項４】
前記信号処理部は、
前記入力信号をアップサンプリングするアップサンプリング倍率に基づいて、前記遅延量を決定する、
ように更に構成されている、請求項１乃至３のいずれか一項に記載のデルタシグマ変調装置。
【請求項５】
前記信号処理部は、前記アップサンプリング倍率の整数倍に、前記アップサンプリング倍率の１／２を加算した値に基づいて、前記遅延量を決定するように更に構成されている、請求項４に記載のデルタシグマ変調装置。
【請求項６】
前記並列回路部は、第１のフィルタ回路及び第２のフィルタ回路を含み、
前記第１のフィルタ回路は、前記複数の信号ブロックのうち第１の信号ブロックを処理し、
前記第２のフィルタ回路は、前記複数の信号ブロックのうち、第１の信号ブロックの後続の第２の信号ブロックを処理し、
前記第１のフィルタ回路が前記第１の信号ブロック内の第１のデータセグメントの処理を完了してから、前記第２のフィルタ回路が前記第２の信号ブロック内の第２のデータセグメントを処理するように、前記信号処理部は、前記遅延量を決定するように更に構成され、
前記第２のデータセグメントは、前記第１のデータセグメントの後続のデータセグメントである、
請求項１に記載のデルタシグマ変調装置。
【請求項７】
前記分配部は、前記信号ブロックを分割する数を決定し、前記決定した数に基づいて、前記入力信号を前記複数の信号ブロックに分割するように更に構成されている、請求項１に記載のデルタシグマ変調装置。
【請求項８】
前記分配部は、前記デルタシグマ変調処理を並列に実行する並列処理数を決定するように更に構成され、
前記並列回路部は、前記決定した並列処理数に基づいて、前記複数の信号ブロックに対して前記デルタシグマ変調処理を並列に実行するように更に構成されている、
請求項１に記載のデルタシグマ変調装置。
【請求項９】
コンピュータデバイスによって実行される方法であって、
アップサンプリングされた入力信号を複数の信号ブロックに分割することと、
前記複数の信号ブロックの各々について、所定の遅延量で信号ブロックに延を付与することと、
前記複数の信号ブロックに対してデルタシグマ変調処理を並列に実行して、前記複数の信号ブロックに対応する複数の出力信号を出力することと、
前記複数の出力信号を結合する結合処理を実行することと、
を含む、方法。
【請求項１０】
実行されるとき、コンピュータデバイスにおけるプロセッサに、
アップサンプリングされた入力信号を複数の信号ブロックに分割することと、
前記複数の信号ブロックの各々について、所定の遅延量で信号ブロックに遅延を付与することと、
前記複数の信号ブロックに対してデルタシグマ変調処理を並列に実行して、前記複数の信号ブロックに対応する複数の出力信号を出力することと、
前記複数の出力信号を結合する結合処理を実行することと、
を実行させる、プログラム。

発明の詳細な説明【技術分野】
【０００１】
本開示は、デルタシグマ変調装置及びデルタシグマ変調方法に関する。
続きを表示（約 1,200 文字）【背景技術】
【０００２】
無線通信の分野においては、トラフィックの増大に対処するために高速通信を実現する技術開発が進んでいる。
【０００３】
通常、高速通信を実現するためには、無線通信装置は、高速且つ高精度のＤＡＣ（Digital-to-Analog Converter）を備える必要がある。しかしながら、そのようなＤＡＣの価格及び消費電力は一般的に高いため、ＤＡＣを備える無線通信装置の製造コスト及び消費電力は概して大きくなるという課題がある。
【０００４】
上述した課題を解決するために、デルタシグマ変調装置が使用され得る。デルタシグマ変調装置は、入力信号である多ビット幅のデジタル信号を１ビットのビット列に変換し、当該ビット列を出力信号として出力する。上記の出力信号を、入力信号の信号帯域と同一の通過帯域を有するローパスフィルタに通過させる。これにより、入力信号とほぼ同等のアナログ信号を得ることができる。
【０００５】
デルタシグマ変調装置を使用することによってＤＡＣが不要となるため、無線通信装置の製造コスト及び消費電力を削減できる。
【先行技術文献】
【特許文献】
【０００６】
特開２００５－００６２７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
例えば、１Ｇサンプル／秒を超えるようなサンプリング周波数を有する高速のデジタル信号を処理する場合、１個のデルタシグマ変調回路のみではそのようなデジタル信号を処理することが困難である。特許文献１は、入力信号を分離させ、分離した入力信号を複数のパスにそれぞれ提供して、複数のパスのそれぞれにおいてデルタシグマ変調を並列行うデルタシグマ変調器を開示している。この構成によれば、高速のデジタル信号を処理することができる。
【０００８】
一方で、複数のパスのそれぞれにおいてデルタシグマ変調を並列に行う構成では、出力信号の信号ブロックの境界付近において演算誤差が発生するという課題がある。
【０００９】
本開示は、出力信号の信号ブロックの境界付近において発生し得る演算誤差の影響を効果的に低減させるための技術を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様に係るデルタシグマ変調装置は、アップサンプリングされた入力信号を複数の信号ブロックに分割するように構成された分配部と、前記複数の信号ブロックの各々について、所定の遅延量で信号ブロックに遅延を付与する信号処理部と、並列に配置され、前記複数の信号ブロックに対してデルタシグマ変調処理を並列に実行するように構成された並列回路部と、前記複数の出力信号を結合する結合処理を実行するように構成された結合部と、を含む。
（【００１１】以降は省略されています）

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