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公開番号2025086581
公報種別公開特許公報(A)
公開日2025-06-09
出願番号2023200659
出願日2023-11-28
発明の名称半導体集積回路
出願人ローム株式会社
代理人個人,個人
主分類G05F 1/56 20060101AFI20250602BHJP(制御;調整)
要約【課題】出力トランジスタの意図しないオンを抑制する。
【解決手段】第1抵抗R1は、PチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)である出力トランジスタ110のゲートソース間に接続される。制御回路120は、第2N型領域N2を含む出力段122を有し、出力トランジスタ110のゲート電圧を制御する。強制オフ回路130は、第1N型領域N1とともに第2寄生トランジスタQp2を形成する第3N型領域N3を含み、第2寄生トランジスタQp2に寄生電流が流れたときに、第1トランジスタM1がオンするように構成される。
【選択図】図1
特許請求の範囲【請求項１】
ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である出力トランジスタと、
負電位が発生する第１Ｎ型領域と、
前記出力トランジスタのゲートソース間に接続された第１抵抗と、
前記出力トランジスタのゲート電圧を制御する制御回路であって、前記第１抵抗と接続され、前記第１Ｎ型領域とともに第１寄生トランジスタを形成する第２Ｎ型領域を含む制御回路と、
前記出力トランジスタのゲートソース間に接続されたＰチャンネルＭＯＳＦＥＴである第１トランジスタと、前記第１Ｎ型領域とともに第２寄生トランジスタを形成する第３Ｎ型領域と、を含み、前記第２寄生トランジスタに寄生電流が流れたときに、前記第１トランジスタがオンするように構成された強制オフ回路と、
を備える、半導体集積回路。
続きを表示（約 1,300 文字）【請求項２】
ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である出力トランジスタと、
負電位が発生する第１Ｎ型領域と、
前記出力トランジスタのゲートソース間に接続された第１抵抗と、
前記出力トランジスタのゲート電圧を制御する制御回路であって、前記第１抵抗と接続され、前記第１Ｎ型領域とともに第１寄生トランジスタを形成する第２Ｎ型領域を含む制御回路と、
前記第１Ｎ型領域とともに第２寄生トランジスタを形成する第３Ｎ型領域を含み、前記第２寄生トランジスタに寄生電流が流れたときに、前記出力トランジスタのゲートにキャンセル電流を供給するように構成された強制オフ回路と、
を備える、半導体集積回路。
【請求項３】
半導体基板上において、前記第３Ｎ型領域は、前記第２Ｎ型領域よりも、前記第１Ｎ型領域に近い、請求項１または２に記載の半導体集積回路。
【請求項４】
前記強制オフ回路は、ＮチャンネルＭＯＳＦＥＴである第２トランジスタを含み、前記第３Ｎ型領域は、前記第２トランジスタのドレインである、請求項１または２に記載の半導体集積回路。
【請求項５】
前記強制オフ回路は、ＮＰＮ型バイポーラトランジスタである第２トランジスタを含み、
前記第３Ｎ型領域は、前記第２トランジスタのコレクタである、請求項１または２に記載の半導体集積回路。
【請求項６】
前記強制オフ回路は、ＰＮ接合ダイオードを含み、前記第３Ｎ型領域は、前記ＰＮ接合ダイオードのカソードである、請求項１または２に記載の半導体集積回路。
【請求項７】
前記強制オフ回路は、前記第１トランジスタのゲートソース間に接続された第２抵抗をさらに含み、前記第１トランジスタのゲートが前記第３Ｎ型領域と接続された、請求項１に記載の半導体集積回路。
【請求項８】
前記強制オフ回路は、前記第１トランジスタとゲート同士、ソース同士が共通に接続され、ゲートドレイン間が接続され、前記寄生電流の経路上に設けられた第３トランジスタをさらに含む、請求項１に記載の半導体集積回路。
【請求項９】
前記強制オフ回路は、
第１端が前記出力トランジスタのソースと接続され、第２端が前記第３Ｎ型領域と接続された第３抵抗と、
前記第３抵抗の電圧降下に応じて、前記第１トランジスタのゲート電圧を制御するアンプと、
をさらに含む、請求項１に記載の半導体集積回路。
【請求項１０】
前記強制オフ回路は、
前記出力トランジスタのゲートソース間に接続されたＰチャンネルＭＯＳＦＥＴである第１トランジスタと、
前記第１トランジスタのゲートソース間に接続された第２抵抗と、
をさらに含み、前記第１トランジスタのゲートが前記第３Ｎ型領域と接続された、請求項２に記載の半導体集積回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体集積回路に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
さまざまな電子回路、電子機器において、電源電圧（入力電圧）によらずに一定の電圧レベルを維持する電圧を生成するために、リニアレギュレータが使用される。リニアレギュレータは、入力ノードに直流の入力電圧を受け、所定の目標レベルに安定化した出力電圧を、出力ノードに発生する。
【０００３】
リニアレギュレータは、入力ノードと出力ノードの間に接続された出力トランジスタと、出力電圧と基準電圧の誤差に応じた信号を、出力トランジスタのゲートに供給するフィードバック回路を含む。
【先行技術文献】
【特許文献】
【０００４】
特開２００７－１５７０７０号公報
【０００５】
［概要］
本発明者は、リニアレギュレータについて検討した結果、以下の課題を認識した。
【０００６】
フィードバック回路がディセーブル状態において、出力トランジスタを確実にオフする必要がある。そのために、出力トランジスタのゲートソース間、つまり出力トランジスタのゲートと入力ノードの間に、抵抗を挿入した構成を検討した。この構成では、フィードバック回路の出力がハイインピーダンスとなったときに、出力トランジスタのゲートが、抵抗によってプルアップされ、出力トランジスタがオフとなる。
【０００７】
ところが、リニアレギュレータが集積化される半導体基板の内部、あるいは外部において発生するノイズによって、基板電位が負電圧となると、フィードバック回路の出力段に存在するバイポーラトランジスタが導通し、寄生電流をシンクする。この寄生電流が出力トランジスタのゲートソース間に追加した抵抗に流れると、電圧降下が発生し、出力トランジスタがオンしてしまう。
【０００８】
同様の問題は、リニアレギュレータに限らず、ロードスイッチや電子ヒューズなどにおいても発生しうる。
【０００９】
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、出力トランジスタの意図しないオンを抑制可能な半導体集積回路の提供にある。
【００１０】
本開示のある態様の半導体集積回路は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である出力トランジスタと、負電位が発生する第１Ｎ型領域と、出力トランジスタのゲートソース間に接続された第１抵抗と、出力トランジスタのゲート電圧を制御する制御回路であって、第１抵抗と接続され、第１Ｎ型領域とともに第１寄生トランジスタを形成する第２Ｎ型領域を含む制御回路と、出力トランジスタのゲートソース間に接続されたＰチャンネルＭＯＳＦＥＴである第１トランジスタと、第１Ｎ型領域とともに第２寄生トランジスタを形成する第３Ｎ型領域と、を含み、第２寄生トランジスタに寄生電流が流れたときに、第１トランジスタがオンするように構成された強制オフ回路と、を備える。
（【００１１】以降は省略されています）

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