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公開番号2025089603
公報種別公開特許公報(A)
公開日2025-06-13
出願番号2025038934,2023042843
出願日2025-03-12,2010-01-11
発明の名称半導体装置及び表示装置
出願人株式会社半導体エネルギー研究所
代理人
主分類G09G 3/20 20060101AFI20250529BHJP(教育;暗号方法;表示;広告;シール)
要約【課題】プルアップトランジスタのゲートの電位の低下を抑制することを課題の一とする
。
【解決手段】駆動回路が有する第1のトランジスタは、第1の端子が第2の配線に電気的
に接続され、第2の端子が第1の配線に電気的に接続され、ゲートが第2の回路及び第3
のトランジスタの第1の端子に電気的に接続され、第2のトランジスタは、第1の端子が
第1の配線に電気的に接続され、第2の端子が第6の配線に電気的に接続され、ゲートが
第1の回路及び第3のトランジスタのゲートに電気的に接続され、第3のトランジスタは
、第2の端子が第6の配線に電気的に接続され、第1の回路は、第3の配線、第4の配線
、第5の配線、及び第6の配線に電気的に接続され、第2の回路は、第1の配線、第2の
配線、及び第6の配線に電気的に接続されている。
【選択図】図1
特許請求の範囲【請求項１】
第１乃至第６のトランジスタを有し、
前記第１のトランジスタのソース電極またはドレイン電極の一方は、ゲート線と常に導通し、
前記第１のトランジスタのソース電極またはドレイン電極の他方は、クロック信号線と常に導通し、
前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記ゲート線と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の他方は、電源線と常に導通し、
前記第３のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、第１の信号線と常に導通し、
前記第４のトランジスタのゲート電極は、前記第１の信号線と常に導通し、
前記第５のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第５のトランジスタのソース電極又はドレイン電極の他方は、前記電源線と常に導通し、
前記第５のトランジスタのゲート電極は、第２の信号線と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の一方は、第３の信号線と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の他方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の他方が少なくとも前記第２のトランジスタのチャネル形成領域を介して前記ゲート線と導通状態であるとき、前記第２のトランジスタのソース電極又はドレイン電極の他方の電位が少なくとも前記第２のトランジスタのチャネル形成領域を介して前記ゲート線に入力され、
前記第１のトランジスタのソース電極又はドレイン電極の一方としての機能を有する第１の導電層は、前記第２のトランジスタのソース電極又はドレイン電極の一方としての機能を有し、
平面視において、前記第１の導電層が前記第１のトランジスタのゲート電極としての機能を有する第２の導電層と重なる面積は、前記第１のトランジスタのソース電極又はドレイン電極の他方としての機能を有する第３の導電層が前記第２の導電層と重なる面積よりも大きく、
前記第３のトランジスタのソース電極又はドレイン電極の一方としての機能を有する第４の導電層は、前記第５のトランジスタのソース電極又はドレイン電極の一方としての機能を有し、
前記第３のトランジスタのソース電極又はドレイン電極の他方としての機能を有する第５の導電層は、前記第５のトランジスタのソース電極又はドレイン電極の他方としての機能を有し、
前記第１乃至第６のトランジスタの少なくとも一は、酸化物半導体を有する半導体層を有する半導体装置。
続きを表示（約 2,800 文字）【請求項２】
ゲートドライバと、前記ゲートドライバと同じ基板に形成される画素と、を有し、
前記ゲートドライバは、第１乃至第６のトランジスタを有し、
前記第１のトランジスタのソース電極またはドレイン電極の一方は、ゲート線と常に導通し、
前記第１のトランジスタのソース電極またはドレイン電極の他方は、クロック信号線と常に導通し、
前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記ゲート線と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の他方は、電源線と常に導通し、
前記第３のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、第１の信号線と常に導通し、
前記第４のトランジスタのゲート電極は、前記第１の信号線と常に導通し、
前記第５のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第５のトランジスタのソース電極又はドレイン電極の他方は、前記電源線と常に導通し、
前記第５のトランジスタのゲート電極は、第２の信号線と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の一方は、第３の信号線と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の他方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の他方が少なくとも前記第２のトランジスタのチャネル形成領域を介して前記ゲート線と導通状態であるとき、前記第２のトランジスタのソース電極又はドレイン電極の他方の電位が少なくとも前記第２のトランジスタのチャネル形成領域を介して前記ゲート線に入力され、
前記第１のトランジスタのソース電極又はドレイン電極の一方としての機能を有する第１の導電層は、前記第２のトランジスタのソース電極又はドレイン電極の一方としての機能を有し、
平面視において、前記第１の導電層が前記第１のトランジスタのゲート電極としての機能を有する第２の導電層と重なる面積は、前記第１のトランジスタのソース電極又はドレイン電極の他方としての機能を有する第３の導電層が前記第２の導電層と重なる面積よりも大きく、
前記第３のトランジスタのソース電極又はドレイン電極の一方としての機能を有する第４の導電層は、前記第５のトランジスタのソース電極又はドレイン電極の一方としての機能を有し、
前記第３のトランジスタのソース電極又はドレイン電極の他方としての機能を有する第５の導電層は、前記第５のトランジスタのソース電極又はドレイン電極の他方としての機能を有し、
前記画素は、第７のトランジスタを有し、
前記第７のトランジスタのソース電極またはドレイン電極の一方は、液晶素子と常に導通し、
前記第７のトランジスタのソース電極またはドレイン電極の他方は、第４の信号線と常に導通し、
前記第７のトランジスタのゲート電極は、前記ゲート線と常に導通し、
前記液晶素子の駆動モードは、ＦＦＳモードであり、
前記第１乃至第７のトランジスタの少なくとも一は、酸化物半導体を有する半導体層を有する表示装置。
【請求項３】
第１乃至第６のトランジスタを有し、
前記第１のトランジスタのソース電極またはドレイン電極の一方は、ゲート線と常に導通し、
前記第１のトランジスタのソース電極またはドレイン電極の他方は、クロック信号線と常に導通し、
前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記ゲート線と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の他方は、電源線と常に導通し、
前記第３のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、第１の信号線と常に導通し、
前記第４のトランジスタのゲート電極は、前記第１の信号線と常に導通し、
前記第５のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第５のトランジスタのソース電極又はドレイン電極の他方は、前記電源線と常に導通し、
前記第５のトランジスタのゲート電極は、第２の信号線と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の一方は、第３の信号線と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の他方は、前記第２のトランジスタのゲート電極と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の他方が少なくとも前記第２のトランジスタのチャネル形成領域を介して前記ゲート線と導通状態であるとき、前記第２のトランジスタのソース電極又はドレイン電極の他方の電位が少なくとも前記第２のトランジスタのチャネル形成領域を介して前記ゲート線に入力され、
前記第１のトランジスタのソース電極又はドレイン電極の一方としての機能を有する第１の導電層は、前記第２のトランジスタのソース電極又はドレイン電極の一方としての機能を有し、
平面視において、前記第１の導電層が前記第１のトランジスタのゲート電極としての機能を有する第２の導電層と重なる面積は、前記第１のトランジスタのソース電極又はドレイン電極の他方としての機能を有する第３の導電層が前記第２の導電層と重なる面積よりも大きく、
前記第３のトランジスタのソース電極又はドレイン電極の一方としての機能を有する第４の導電層は、前記第５のトランジスタのソース電極又はドレイン電極の一方としての機能を有し、
前記第３のトランジスタのソース電極又はドレイン電極の他方としての機能を有する第５の導電層は、前記第５のトランジスタのソース電極又はドレイン電極の他方としての機能を有する半導体装置。

発明の詳細な説明【技術分野】
【０００１】
半導体装置、表示装置、液晶表示装置、それらの駆動方法、又はそれらを生産する方法に
関する。特に、画素部と同じ基板に形成される駆動回路を有する半導体装置、表示装置、
液晶表示装置、又はそれらの駆動方法に関する。または、当該半導体装置、当該表示装置
、又は当該液晶表示装置を有する電子機器に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
近年、表示装置は、液晶テレビなどの大型表示装置の増加から、活発に開発が進められて
いる。特に、非単結晶半導体によって構成されるトランジスタを用いて、画素部と同じ基
板にゲートドライバなどの駆動回路を構成する技術は、コストの低減、信頼性の向上に大
きく貢献するため、活発に開発が進められている。
【０００３】
非単結晶半導体によって構成されるトランジスタは、閾値電圧の上昇、又は移動度の低下
などの劣化を生じることがある。このトランジスタの劣化が進むと、駆動回路が動作しづ
らくなり、画像を表示できなくなるといった問題があった。そこで、特許文献１には、ト
ランジスタの劣化を抑制することができるシフトレジスタが開示されている。特に、特許
文献１の図７では、トランジスタの特性劣化を抑制するために、二つのトランジスタが用
いられる。一方のトランジスタは、フリップフロップの出力端子と、ＶＳＳ（以下負電源
）が供給される配線との間に接続される。他方のトランジスタは、フリップフロップの出
力端子と、プルアップトランジスタのゲートとの間に接続される。そして、フリップフロ
ップの出力信号がＬレベルになる期間において、この二つのトランジスタが交互にオンす
る。一方のトランジスタがオンすると、ＶＳＳが一方のトランジスタを介してフリップフ
ロップの出力端子に供給される。他方のトランジスタがオンすると、プルアップトランジ
スタのゲートに供給されるＶＳＳが他方のトランジスタを介してフリップフロップの出力
端子に供給される。こうして、トランジスタの劣化を抑制することができる。さらに、フ
リップフロップの出力端子にＶＳＳが常に供給されるので、フリップフロップの出力信号
をＬレベルに維持しやすくなる。
【先行技術文献】
【特許文献】
【０００４】
特開２００５－５０５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に示す構成において、フリップフロップの出力信号がＨレベルとなる期間にお
いて、他方のトランジスタが少しの間オンしてしまうので、プルアップトランジスタのゲ
ートと、フリップフロップの出力端子とが少しの間導通状態になる。このとき、プルアッ
プトランジスタのゲートの電位は、高い電位になっており、フリップフロップの出力端子
の電位は、低い電位となっている。本発明の一態様は、プルアップトランジスタのゲート
の電位を高くすることを課題とする。
【０００６】
または、プルアップトランジスタのゲートの電位が低下すると、プルアップトランジスタ
がオフすることがある。本発明の一態様は、シフトレジスタの誤動作を防ぐことを課題と
する。
【０００７】
または、プルアップトランジスタがオンし、シフトレジスタが正常に動作することができ
たとしても、プルアップトランジスタのゲートの電位は低下することに変わりない。本発
明の一態様は、プルアップトランジスタのゲートとソースとの間の電位差（Ｖｇｓ）を大
きくすることを課題とする。
【０００８】
または、プルアップトランジスタのＶｇｓが小さくなると、プルアップトランジスタのオ
ン抵抗が大きくなってしまう。本発明の一態様は、表示装置を小さくすることを課題とす
る。または、本発明の一態様は、表示装置を高精細にすることを課題とする。
【０００９】
または、プルアップトランジスタのＶｇｓが小さくなると、フリップフロップの出力信号
の立ち上がり時間、又は立ち下がり時間が長くなってしまう。本発明の一態様は、画素へ
の不正な信号（例えば別の行に属する画素へのビデオ信号）の書き込みを防止し、表示品
位を高くすることを課題とする。
【００１０】
または、プルアップトランジスタのＶｇｓが小さくなると、プルアップトランジスタのチ
ャネル幅を大きくする必要がある。そして、プルアップトランジスタのチャネル幅が大き
くなると、他のトランジスタのチャネル幅も大きくする必要がある。本発明の一態様は、
レイアウト面積を小さくすることを課題とする。または、本発明の一態様は、表示装置の
額縁を狭くすることを課題とする。
（【００１１】以降は省略されています）

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