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公開番号2025092667
公報種別公開特許公報(A)
公開日2025-06-19
出願番号2025058192,2021566372
出願日2025-03-31,2020-12-14
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類H10D 84/83 20250101AFI20250612BHJP()
要約【課題】新規な構成の半導体装置を提供すること。
【解決手段】アクセラレータを有する。アクセラレータは、第1メモリ回路と、第2メモリ回路と、演算回路と、を有する。第1メモリ回路は、第1トランジスタを有する。第2メモリ回路は、第2トランジスタを有する。第1トランジスタおよび第2トランジスタはそれぞれ、チャネル形成領域に金属酸化物を有する半導体層を有する。演算回路は、第3トランジスタを有する。第3トランジスタは、チャネル形成領域にシリコンを有する半導体層を有する。第1トランジスタおよび第2トランジスタは、異なる層に設けられる。第1トランジスタを有する層は、第3トランジスタを有する層上に設けられる。第2トランジスタを有する層は、第1トランジスタを有する層上に設けられる。第1メモリ回路は、第2メモリ回路とは異なるデータ保持特性を有する。
【選択図】図1
特許請求の範囲【請求項１】
アクセラレータを有し、
前記アクセラレータは、第１メモリ回路と、第２メモリ回路と、演算回路と、を有し、
前記第１メモリ回路は、第１トランジスタを有し、
前記第２メモリ回路は、第２トランジスタを有し、
前記第１トランジスタおよび前記第２トランジスタはそれぞれ、チャネル形成領域に金属酸化物を有する半導体層を有し、
前記演算回路は、第３トランジスタを有し、
前記第３トランジスタは、チャネル形成領域にシリコンを有する半導体層を有し、
前記第１メモリ回路のトランジスタは、チャネル長方向が基板の上面に対して平行方向であり、
前記第２メモリ回路のトランジスタは、チャネル長方向が前記基板の上面に対して垂直方向であり、
前記第２トランジスタを有する層は、前記第１トランジスタを有する層上に設けられ、
前記第１トランジスタを有する層および前記第２トランジスタを有する層は、前記第３トランジスタを有する層上に設けられる、半導体装置。
続きを表示（約 160 文字）【請求項２】
請求項１において、
前記第１メモリ回路および前記第２メモリ回路は、前記演算回路に入力されるデータを保持する機能を有する、半導体装置。
【請求項３】
請求項１または２において、
前記第２メモリ回路は、前記第１メモリ回路とは異なる回路構成を有する、半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書は、半導体装置等について説明する。
続きを表示（約 2,300 文字）【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）等を含む半導体装置を有する電子機器が普及している。このような電子機器では、大量のデータを高速に処理するため、半導体装置の性能向上に関する技術開発が活発である。高性能化を実現する技術としては、例えば、ＧＰＵ（ＧｒａｐｈｉｃｓＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）等のアクセラレータとＣＰＵとを密結合させた、所謂ＳｏＣ（ＳｙｓｔｅｍｏｎＣｈｉｐ）化がある。ＳｏＣ化によって高性能化した半導体装置では、発熱、及び消費電力の増加が問題となってくる。
【０００４】
ＡＩ（ＡｒｔｉｆｉｃｉａｌＩｎｔｅｌｌｉｇｅｎｃｅ）技術では、計算量とパラメータ数が膨大になるため、演算量が増大する。演算量の増大は、発熱、および消費電力を増加させる要因となるため、演算量を低減するためのアーキテクチャが盛んに提案されている。代表的なアーキテクチャとして、ＢｉｎａｒｙＮｅｕｒａｌＮｅｔｗｏｒｋ（ＢＮＮ）、およびＴｅｒｎａｒｙＮｅｕｒａｌＮｅｔｗｏｒｋ（ＴＮＮ）があり、回路規模縮小、および低消費電力化に対して特に有効となる（例えば特許文献１を参照）。例えば、ＢＮＮでは、もともと３２ビット、もしくは１６ビット精度で表現されたデータを、「＋１」または「－１」の２値に圧縮することで、計算量とパラメータ数を大幅に削減できる。ＢＮＮは、回路規模縮小や低消費電力化に有効なため、組み込みチップのように限られたハードウエア資源において低消費電力が求められるアプリケーションと相性が良いと考えられている。
【先行技術文献】
【特許文献】
【０００５】
国際公開第２０１９／０７８９２４号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
アクセラレータを用いてＡＩ技術の演算処理を行う場合、演算に用いられる重みデータは、ＤＲＡＭやＳＲＡＭなどのアクセラレータとは別のプロセスで作製されるチップからアクセラレータに高速で伝送される。データの転送頻度の低減を図るためには、重みデータまたは中間データを保持するための多くの記憶容量がアクセラレータ側に必要となる。アクセラレータの記憶容量が小さい場合、高速でのデータ伝送が必要となり、さらに重みデータを記憶したチップとの距離が離れていると、配線の寄生容量あるいは抵抗が大きくなるため、消費電力が高くなる虞がある。
【０００７】
本発明の一態様は、アクセラレータを備えた半導体装置において、低消費電力化することを課題の一とする。または、本発明の一態様は、アクセラレータを備えた半導体装置において、発熱を抑制することを課題の一とする。または、本発明の一態様は、アクセラレータを備えた半導体装置において、小型化することを課題の一とする。または、本発明の一態様は、アクセラレータを備えた半導体装置において、ＣＰＵとメモリとして機能する半導体装置との間のデータ転送回数を削減することを課題の一とする。または、本発明の一態様は、アクセラレータを備えた半導体装置において、ストレージメモリとキャッシュメモリとして機能する半導体装置との間のデータ転送速度を改善することを課題の一とする。または、新規な構成の半導体装置を提供することを課題の一とする。
【０００８】
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００９】
本発明の一態様は、ＣＰＵと、アクセラレータと、を有し、アクセラレータは、第１メモリ回路と、第２メモリ回路と、演算回路と、を有し、第１メモリ回路は、第１トランジスタを有し、第２メモリ回路は、第２トランジスタを有し、第１トランジスタおよび第２トランジスタはそれぞれ、チャネル形成領域に金属酸化物を有する半導体層を有し、演算回路は、第３トランジスタを有し、第３トランジスタは、チャネル形成領域にシリコンを有する半導体層を有し、ＣＰＵは、バックアップ回路が設けられたフリップフロップを有するＣＰＵコアを有し、バックアップ回路は、第４トランジスタを有し、第４トランジスタは、チャネル形成領域に金属酸化物を有する半導体層を有し、第１トランジスタおよび第２トランジスタは、異なる層に設けられ、第１トランジスタを有する層および第２トランジスタを有する層は、第３トランジスタを有する層上に設けられる、半導体装置である。
【００１０】
本発明の一態様において、バックアップ回路は、ＣＰＵがパワーゲーティング時において、フリップフロップに保持されたデータを電源電圧の供給が停止した状態で保持する機能を有することが好ましい。
（【００１１】以降は省略されています）

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