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公開番号2025096063
公報種別公開特許公報(A)
公開日2025-06-26
出願番号2023212550
出願日2023-12-15
発明の名称量子ビットデバイス及び量子ビットデバイスの製造方法
出願人富士通株式会社,国立研究開発法人理化学研究所
代理人弁理士法人太陽国際特許事務所
主分類G06N 10/20 20220101AFI20250619BHJP(計算;計数)
要約【課題】量子ビットの多ビット化に伴って増加する配線の本数を抑制する。
【解決手段】量子ビットデバイスは、第1量子ビット基板と、第2量子ビット基板と、これらの基板の間に設けられた第1中継基板と、を含む。第1量子ビット基板は、第1量子ビット、第1制御電極及び第1読み出し電極を有する。第2量子ビット基板は、第2量子ビット、第2制御電極及び第2読み出し電極を有する。第1中継基板は、第1制御電極に接続され、第1量子ビットを制御するための制御信号が伝送される第1制御配線と、第1読み出し電極及び第2読み出し電極の双方に接続された配線であって、第1量子ビット又は第2量子ビットの状態を示す応答信号が伝送される読み出し配線と、第1制御配線に接続された第1アクセス電極と、読み出し配線に接続された第2アクセス電極と、を含む。
【選択図】図5A
特許請求の範囲【請求項１】
第１量子ビット基板と、第２量子ビット基板と、前記第１量子ビット基板と前記第２量子ビット基板の間に設けられた第１中継基板と、を含む量子ビットデバイスであって、
前記第１量子ビット基板は、第１量子ビット、第１制御電極及び第１読み出し電極を有し、
前記第２量子ビット基板は、第２量子ビット、第２制御電極及び第２読み出し電極を有し、
前記第１中継基板は、
前記第１制御電極に接続され、前記第１量子ビットを制御するための制御信号が伝送される第１制御配線と、
前記第１読み出し電極及び前記第２読み出し電極の双方に接続された配線であって、前記第１量子ビット又は前記第２量子ビットの状態を示す応答信号が伝送される読み出し配線と、
前記第１制御配線に接続された第１アクセス電極と、
前記読み出し配線に接続された第２アクセス電極と、
を有する量子ビットデバイス。
続きを表示（約 1,300 文字）【請求項２】
前記第１中継基板は、前記第１量子ビットと前記第２量子ビットを容量結合させるためのキャパシタを有する
請求項１に記載の量子ビットデバイス。
【請求項３】
前記第１中継基板のサイズは、前記第１量子ビット基板のサイズよりも大きい
請求項１に記載の量子ビットデバイス。
【請求項４】
前記第１アクセス電極及び前記第２アクセス電極は、前記第１中継基板の、前記第１量子ビット基板の外縁よりも平面方向外側に迫り出した部分に設けられている
請求項３に記載の量子ビットデバイス。
【請求項５】
前記第１読み出し電極及び前記第２読み出し電極は、平面方向において互いにずれた位置に配置されている
請求項１に記載の量子ビットデバイス。
【請求項６】
前記第１読み出し電極から前記第２アクセス電極に至る配線長と、前記第２読み出し電極から前記第２アクセス電極までの配線長とが同じである
請求項１に記載の量子ビットデバイス。
【請求項７】
前記第１中継基板は、前記第１中継基板の同一面に搭載された互いに異なる量子ビット基板に設けられた量子ビット間において容量結合を形成するためのキャパシタを有する
請求項１に記載の量子ビットデバイス。
【請求項８】
前記第１中継基板は、前記第２制御電極に接続され、前記第２量子ビットを制御するための制御信号が伝送される第２制御配線を更に含む
請求項１に記載の量子ビットデバイス。
【請求項９】
前記第２制御電極に接続され、前記第２量子ビットを制御するための制御信号が伝送される第２制御配線を有する第２中継基板を更に有する
請求項１に記載の量子ビットデバイス。
【請求項１０】
第１量子ビット基板と、第２量子ビット基板と、前記第１量子ビット基板と前記第２量子ビット基板の間に設けられた第１面と第２面を有する第１中継基板と、を含む量子ビットデバイスにおいて、
前記第１量子ビット基板と前記第１中継基板の前記第１面を接合する工程と
前記第２量子ビット基板と前記第１中継基板の前記第２面を接合する工程と
を有し、
前記第１量子ビット基板は、第１量子ビット、第１制御電極及び第１読み出し電極を有し、
前記第２量子ビット基板は、第２量子ビット、第２制御電極及び第２読み出し電極を有し、
前記第１中継基板は、
前記第１量子ビットを制御するための制御信号が伝送される第１制御配線と、
前記第１量子ビット又は前記第２量子ビットの状態を示す応答信号が伝送される読み出し配線と、
前記第１制御配線に接続された第１アクセス電極と、
前記読み出し配線に接続された第２アクセス電極と、
を有し、
前記第１制御電極と前記第１制御配線とを接続し、
前記第１読み出し電極及び前記第２読み出し電極の双方を、前記読み出し配線に接続する
製造方法。

発明の詳細な説明【技術分野】
【０００１】
開示の技術は、量子ビットデバイス及び量子ビットデバイスの製造方法に関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
量子ビットデバイスに関する技術として、以下の技術が知られている。例えば、特許文献１には、対向して設けられた第１基板と第２基板と、第１基板と第２基板との間に接続された複数のコネクタとを含む量子チップが記載されている。第１基板の第２基板に向かう表面に複数組の結合された量子ビットと第１コントローラが設けられ、第２基板の第１基板に向かう表面に複数の制御信号伝送部が設けられている。コネクタは、第１コントローラと制御信号伝送部を１対１で接続する。
【０００３】
特許文献２には、複数の補助量子ビットを含む補助量子ビット・チップと、複数のデータ量子ビットを含むデータ量子ビット・チップと、を含むシステムが記載されている。このシステムは、補助量子ビット・チップおよびデータ量子ビット・チップに結合され、複数の超伝導構造体を含むインタポーザを有する。
【先行技術文献】
【特許文献】
【０００４】
特開２０２３－２９５６１号公報
特開２０２２－５３７０９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
量子演算装置等の量子ビットデバイスを構成する量子ビットとして、トランズモンを用いたものが知られている。トランズモンは、超伝導ジョセフソン素子とキャパシタとを並列に接続した構成を有し、非線形なエネルギーを利用して量子演算を行う。量子ビットを用いた量子演算を実現するためには、量子ビットを制御するための制御信号を入力すること及び量子ビットの状態を示す応答信号を読み出すことが必要である。すなわち、量子ビットデバイスは、制御信号が伝送される配線及び応答信号が伝送される配線を備えていることが必要である。量子ビットの多ビット化に伴って配線数が増大すると、複数の配線を立体的に配置することが必要となり、製造プロセスが複雑となり、また、クロストークの原因にもなる。
【０００６】
開示の技術は、上記した点に鑑みてなされたものであり、量子ビットの多ビット化に伴って増加する配線の本数を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
開示の技術に係る量子ビットデバイスは、第１量子ビット基板と、第２量子ビット基板と、前記第１量子ビット基板と前記第２量子ビット基板の間に設けられた第１中継基板と、を含む。前記第１量子ビット基板は、第１量子ビット、第１制御電極及び第１読み出し電極を有する。前記第２量子ビット基板は、第２量子ビット、第２制御電極及び第２読み出し電極を有する。前記第１中継基板は、前記第１制御電極に接続され、前記第１量子ビットを制御するための制御信号が伝送される第１制御配線と、前記第１読み出し電極及び前記第２読み出し電極の双方に接続された配線であって、前記第１量子ビット又は前記第２量子ビットの状態を示す応答信号が伝送される読み出し配線と、前記第１制御配線に接続された第１アクセス電極と、前記読み出し配線に接続された第２アクセス電極と、を有する。
【発明の効果】
【０００８】
開示の技術によれば、量子ビットの多ビット化に伴って増加する配線の本数を抑制することが可能となる。
【図面の簡単な説明】
【０００９】
開示の技術の実施形態に係る量子ビットデバイスを構成する演算ユニットの構成の一例を示す等価回路図である。
開示の技術の実施形態に係る量子ビット基板の構成の一例を示す平面図である。
開示の技術の実施形態に係る単位構造を拡大して示した図である。
開示の技術の実施形態に係る量子ビットデバイスの構成を模式的に示す図である。
開示の技術の実施形態に係る量子ビットデバイスの構成の一例を示す断面図である。
開示の技術の実施形態に係る量子ビットデバイスの構成の一例を示す断面図である。
開示の技術の実施形態に係る中継基板に設けられるキャパシタの構成の一例を示す平面図である。
開示の技術の実施形態に係る中継基板に設けられるキャパシタの構成の一例を示す平面図である。
開示の技術の実施形態に係る中継基板に設けられるキャパシタの構成の一例を示す平面図である。
開示の技術の実施形態に係る量子ビットデバイスの構成の一例を示す平面図である。
図７の一部を拡大して示す平面図である。
図８における９－９線に沿った断面図である。
図８における１０－１０線に沿った断面図である。
開示の技術の実施形態に係る量子ビット基板の製造方法の一例を示す断面図である。
開示の技術の実施形態に係る量子ビット基板の製造方法の一例を示す断面図である。
開示の技術の実施形態に係る量子ビット基板の製造方法の一例を示す断面図である。
開示の技術の実施形態に係る量子ビット基板の製造方法の一例を示す断面図である。
開示の技術の実施形態に係る量子ビット基板の製造方法の一例を示す断面図である。
開示の技術の実施形態に係る量子ビット基板の製造方法の一例を示す断面図である。
開示の技術の実施形態に係る量子ビット基板の製造方法の一例を示す断面図である。
開示の技術の実施形態に係る量子ビット基板の製造方法の一例を示す断面図である。
開示の技術の実施形態に係る量子ビットデバイスの構成の一例を示す断面図である。
量子ビット及び読み出し電極のレイアウトの一例を示す平面図である。
量子ビット及び読み出し電極のレイアウトの一例を示す平面図である。
量子ビット及び読み出し電極のレイアウトの一例を示す平面図である。
量子ビット及び読み出し電極のレイアウトの一例を示す平面図である。
開示の技術の実施形態に係る量子ビットデバイスの構成を模式的に示す図である。
開示の技術の実施形態に係る量子ビットデバイスの構成を模式的に示す図である。
開示の技術の他の実施形態に係る量子ビットデバイスの構成の一例を示す平面図である。
図１６における１７－１７線に沿った断面図である。
開示の技術の他の実施形態に係る量子ビットデバイスの構成の一例を示す断面図である。
開示の技術の他の実施形態に係る量子ビットデバイスの構成の一例を示す断面図である。
開示の技術の他の実施形態に係る量子ビットデバイスの構成を模式的に示す斜視図である。
開示の技術の他の実施形態に係る量子ビットデバイスの構成の一例を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、開示の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素及び部分には同一の参照符号を付与し、重複する説明は省略する。
（【００１１】以降は省略されています）

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