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公開番号2025143689
公報種別公開特許公報(A)
公開日2025-10-02
出願番号2024043047
出願日2024-03-19
発明の名称半導体装置
出願人ミツミ電機株式会社
代理人個人,個人
主分類H10D 89/60 20250101AFI20250925BHJP()
要約【課題】ダイオードの破壊を抑制する半導体装置を提供する。
【解決手段】半導体装置100は、半導体基板10と、半導体基板上の、ESD保護回路50、内部回路52、入出力端子Ts及び電源端子T1、T2と、を備える。ESD保護回路は、ダイオードD1、D2及びESD保護素子54を備えている。ダイオードD1のカソードは電源端子T1に接続され、アノードは入出力端子に接続される。ダイオードD2のカソードは入出力端子Tsに接続され、アノードは電源端子T2に接続される。ESD保護素子は、電源端子間で、ダイオードD1、D2に並列に接続されており、NMOSFETであるトランジスタF1、F2を有する。トランジスタF1のドレインは電源端子T1に接続し、ソースとゲートとは接続する。トランジスタF2のドレインはトランジスタF1のソースに接続し、トランジスタF2のソースは、電源端子T2に接続し、ソースとゲートとは接続する。
【選択図】図1
特許請求の範囲【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に設けられる第１電源端子と、
前記半導体基板上に設けられる第２電源端子と、
前記半導体基板上に設けられる入出力端子と、
前記第２電源端子に接続される配線と、
前記半導体基板の周縁部における前記半導体基板内に設けられ、前記第１導電型であり、前記第１電源端子に接続される第１ガードリングと、
前記半導体基板内に設けられ、前記第１導電型であり、前記第１ガードリングに接続される第２ガードリングと、
前記半導体基板内に設けられ、前記第２ガードリングに囲まれ、前記第１導電型とは異なる第２導電型であるウエル領域と、
前記ウエル領域内に設けられ、一端が前記第１電源端子に接続され、他端が前記入出力端子に接続される第１ダイオードと、
前記ウエル領域内に設けられ、一端が前記入出力端子に接続され、他端が前記第２電源端子に接続される第２ダイオードと、
前記半導体基板上に設けられ、前記第１電源端子と前記第２電源端子との間において前記第１ダイオードと前記第２ダイオードとに並列に接続される保護素子と、
を備え、
前記第２ガードリングのうち前記第２ダイオードを囲む部分には、前記第１電源端子に接続される第１コンタクトは接続されておらず、
前記配線は、前記囲む部分に囲まれた前記ウエル領域のうち前記第１ガードリングと反対側の１／２の箇所において前記第２ダイオードに接続される、
半導体装置。
続きを表示（約 920 文字）【請求項２】
前記第２ダイオードは、
前記ウエル領域内に設けられ前記第１導電型である第１領域と、
前記ウエル領域内に設けられ、前記第１領域と前記ウエル領域の一部を挟み対向し、前記第２導電型である第２領域と、
を備え、
前記半導体装置は、前記第２領域と前記配線とを接続する第２コンタクトを備え、
前記第２コンタクトのうち前記第２電源端子に電気的に最も近い部分は前記１／２の箇所に設けられている請求項１に記載の半導体装置。
【請求項３】
前記第２コンタクトのうち前記第２電源端子に電気的に最も近い部分は、前記第２コンタクトのうち前記第１ガードリングから最も遠い請求項２に記載の半導体装置。
【請求項４】
前記第１領域及び前記第２領域は前記第１ガードリングの延伸する方向に交差する方向に延伸して設けられ、
前記第２領域は前記交差する方向に延伸して設けられ、
前記第２コンタクトは、前記交差する方向に配列されている請求項２または３に記載の半導体装置。
【請求項５】
前記保護素子は、トランジスタを備える、請求項１から３のいずれか一項に記載の半導体装置。
【請求項６】
前記保護素子は、前記第２電源端子に接続されるソースと、前記第１電源端子に接続されるドレインと、を有するＦＥＴを備える、請求項１から３のいずれか一項に記載の半導体装置。
【請求項７】
前記第１電源端子に供給される電圧は前記第２電源端子に供給される電圧より高く、
前記第１導電型はＮ型であり、
前記第２導電型はＰ型であり、
前記第１ダイオードの前記一端及び前記他端は、それぞれカソード及びアノードであり、
前記第２ダイオードの前記一端及び前記他端は、それぞれカソード及びアノードである、
請求項１から３のいずれか一項に記載の半導体装置。
【請求項８】
前記第１ダイオードおよび第２ダイオードの少なくとも一方は、直列に複数接続されている、請求項１から３のいずれか一項に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
ＭＯＳ（Metal Oxide Semiconductor）トランジスタを有する半導体装置において、静電放電（ＥＳＤ：Electrostatic Discharge）等のサージから回路を保護するため、保護回路を設けることが知られている。保護回路をガードリング内に設けることが知られている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
特開２００８－１７７２４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＥＳＤ保護回路として、ダイオードと、ダイオードと並列に接続されるＥＳＤ保護素子とを用いる場合に、ＥＳＤサージによりダイオードが破壊してしまうことがある。
【０００５】
本開示は、ダイオードの破壊を抑制できる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本開示の実施形態によれば、半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられる第１電源端子と、前記半導体基板上に設けられる第２電源端子と、前記半導体基板上に設けられる入出力端子と、前記第２電源端子に接続される配線と、前記半導体基板の周縁部における前記半導体基板内に設けられ、前記第１導電型であり、前記第１電源端子に接続される第１ガードリングと、前記半導体基板内に設けられ、前記第１導電型であり、前記第１ガードリングに接続される第２ガードリングと、前記半導体基板内に設けられ、前記第２ガードリングに囲まれ、前記第１導電型とは異なる第２導電型であるウエル領域と、前記ウエル領域内に設けられ、一端が前記第１電源端子に接続され、他端が前記入出力端子に接続される第１ダイオードと、前記ウエル領域内に設けられ、一端が前記入出力端子に接続され、他端が前記第２電源端子に接続される第２ダイオードと、前記半導体基板上に設けられ、前記第１電源端子と前記第２電源端子との間において前記第１ダイオードと前記第２ダイオードとに並列に接続される保護素子と、を備え、前記第２ガードリングのうち前記第２ダイオードを囲む部分には、前記第１電源端子に接続される第１コンタクトは接続されておらず、前記配線は、前記囲む部分に囲まれた前記ウエル領域のうち前記第１ガードリングと反対側の１／２の箇所において前記第２ダイオードに接続される。
【発明の効果】
【０００７】
本開示によれば、ダイオードの破壊を抑制できることができる。
【図面の簡単な説明】
【０００８】
図１は、第１実施形態に係る半導体装置のブロック図である。
図２は、第１実施形態に係る半導体装置のブロック図である。
図３は、第１実施形態に係る半導体装置におけるＥＳＤ保護回路の平面模式図である。
図４は、図３のダイオード付近を拡大した平面図である。
図５は、図３のダイオード付近を拡大した平面図である。
図６は、図４および図５のダイオードＤ２付近を拡大した平面図である。
図７は、図６のＡ－Ａ断面図である。
図８は、図６のＢ－Ｂ断面図である。
図９は、図６のＣ－Ｃ断面図である。
図１０は、第１比較例に係る半導体装置のダイオードＤ２の断面図である。
図１１は、第２比較例に係る半導体装置のダイオードの平面図である。
図１２は、第２比較例に係る半導体装置のダイオードＤ２の断面図である。
図１３は、第１実施形態に係る半導体装置のダイオードＤ２の断面図である。
図１４（ａ）および図１４（ｂ）は、それぞれ第１比較例および第１実施形態における時間に対する電圧及び電流を示す図である。
図１５（ａ）から図１５（ｃ）は、第１比較例における電流の流れを説明する回路図である。
図１６（ａ）から図１６（ｃ）は、第１比較例における電流の流れを示す断面図である。
図１７は、第１実施形態および第１比較例における電圧に対するＥＳＤ耐量を示す図である。
図１８は、第２実施形態に係る半導体装置のブロック図である。
図１９は、第２実施形態におけるダイオード付近を拡大した平面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本開示を実施するための形態について詳細に説明する。下記の実施形態は、発明の技術思想を具体化するための例示であり、本開示を記載された構成や数値に限定するものではない。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を適宜省略する場合がある。各図面が示す各部材の大きさ、位置関係等は、発明の理解を容易にするために誇張して描かれている場合がある。
【００１０】
（第１実施形態）
図１は、第１実施形態に係る半導体装置のブロック図である。図１に示すように、第１実施形態に係る半導体装置１００は、半導体基板１０、ＥＳＤ保護回路５０、内部回路５２、入出力端子Ｔｓ、電源端子Ｔ１およびＴ２を備えている。ＥＳＤ保護回路５０、内部回路５２、入出力端子Ｔｓ、電源端子Ｔ１およびＴ２は、半導体基板１０上に設けられている。
（【００１１】以降は省略されています）

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