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公開番号2025090413
公報種別公開特許公報(A)
公開日2025-06-17
出願番号2023205618
出願日2023-12-05
発明の名称信号発生装置及び信号発生方法
出願人アンリツ株式会社
代理人弁理士法人有我国際特許事務所
主分類H04L 7/02 20060101AFI20250610BHJP(電気通信技術)
要約【課題】複数のトランシーバからそれぞれ出力される信号間の位相整合可能な最大位相差を大幅に増加させつつ、位相整合に要する時間を削減することができる信号発生装置及び信号発生方法を提供する。
【解決手段】信号発生装置は、位相同期制御部31が、トグルパターンの位相を初期値から第1初期位相差P_C1の分だけ移動する第1位相移動処理と、第1位相移動処理により移動されたトグルパターンの位相を第2初期位相差P_C2の分だけ移動する第2位相移動処理とを実行し、第2位相移動処理は、分周比設定部33により分周比を段階的に減少させながら繰り返し実行され、クロック選択部が、分周比があらかじめ定められた所定値以下のときに第1位相移動処理又は第2位相移動処理が実行された後に、分周クロックに代えて外部クロックを選択する。
【選択図】図6
特許請求の範囲【請求項１】
複数ビットのパラレルデータを出力するパラレルデータ出力部（１１）と、
前記パラレルデータ出力部から出力された前記複数ビットのパラレルデータのうちのＮビットのパラレルデータを格納するＦＩＦＯ（２１）を有し、前記ＦＩＦＯに格納された前記Ｎビットのパラレルデータを１ビットのシリアルデータに変換する複数のトランシーバ（２０）と、
各前記トランシーバにより変換された前記１ビットのシリアルデータの位相を制御する位相同期制御部（３１）と、
外部クロックの周波数を分周した分周クロックを出力する分周クロック出力部（１４）と、
前記分周クロックの分周比を前記分周クロック出力部に設定する分周比設定部（３３）と、
前記外部クロックと前記分周クロックとのいずれかを選択するクロック選択部（１７）と、
前記１ビットのシリアルデータとして、前記クロック選択部により選択された前記分周クロック又は前記外部クロックの周波数の半分の周波数のトグルパターンを各前記トランシーバから出力させる制御を行うレート制御部（３４）と、
前記クロック選択部により選択された前記分周クロック又は前記外部クロックと、前記トグルパターンとの位相差に対応する検波電圧を出力する位相検波部（４０）と、を備え、
前記位相同期制御部は、
前記トグルパターンの位相を初期値から変化させながら、前記位相検波部から出力された前記検波電圧の初期値、最大値、及び最小値を取得する位相取得処理を実行する位相取得処理部（３１ｂ）と、
前記位相取得処理部により取得された前記検波電圧の前記初期値、前記最大値、及び前記最小値に基づいて、前記クロック選択部により選択された前記分周クロック又は前記外部クロックと前記トグルパターンの位相の前記初期値との第１初期位相差を算出する第１位相差算出処理を実行する位相差算出処理部（３１ｄ）と、
前記クロック選択部により選択された前記分周クロック又は前記外部クロックと前記トグルパターンとの位相差が所定の範囲内の値になるように、前記トグルパターンの位相を移動する位相移動処理部（３１ｅ）と、
前記トグルパターンの位相が前記位相移動処理部により移動された後に、前記位相検波部から出力された前記検波電圧を初期電圧として取得する初期電圧取得処理を実行する初期電圧取得処理部（３１ｃ）と、を含み、
前記位相差算出処理部は、前記位相取得処理部により取得された前記検波電圧の前記最大値及び前記最小値と、前記初期電圧取得処理部により取得された前記初期電圧と、に基づいて、前記クロック選択部により選択された前記分周クロックと、前記位相移動処理部により移動された前記トグルパターンの位相との第２初期位相差を算出する第２位相差算出処理を更に実行し、
前記位相移動処理部は、前記トグルパターンの位相を前記初期値から前記第１初期位相差の分だけ移動する第１位相移動処理と、前記第１位相移動処理により移動された前記トグルパターンの位相を前記第２初期位相差の分だけ移動する第２位相移動処理と、を実行し、
前記位相同期制御部は、前記分周比設定部により前記分周比を段階的に減少させながら、前記初期電圧取得処理、前記第２位相差算出処理、及び前記第２位相移動処理を繰り返し実行し、
前記クロック選択部は、前記分周比があらかじめ定められた所定値以下のときに前記第１位相移動処理又は前記第２位相移動処理が実行された後に、前記分周クロックに代えて前記外部クロックを選択することを特徴とする信号発生装置。
続きを表示（約 2,800 文字）【請求項２】
前記クロック選択部は、前記分周比が４以下のときに前記第１位相移動処理又は前記第２位相移動処理が実行された後に、前記分周クロックに代えて前記外部クロックを選択することを特徴とする請求項１に記載の信号発生装置。
【請求項３】
各前記トランシーバは、
読み出しクロック信号に応じて前記ＦＩＦＯから読み出された前記Ｎビットのパラレルデータを前記１ビットのシリアルデータに変換するＰＩＳＯ（２２）と、
前記ＦＩＦＯの使用量が使用量閾値以上であるか否かを判定する第１及び第２の使用量判定処理を実行する使用量判定部（２３）と、
前記読み出しクロック信号の位相を所定量減少させる第１の位相調整処理と、前記読み出しクロック信号の位相を所定量増加させる第２の位相調整処理と、を実行する位相調整部（２４）と、を有しており、
前記位相同期制御部は、前記位相取得処理部により前記位相取得処理が実行される前に、前記ＦＩＦＯの使用量を制御する使用量制御処理を実行する使用量制御処理部（３１ａ）を更に含み、
前記使用量制御処理部の前記使用量制御処理は、
各前記トランシーバから前記シリアルデータの出力が開始されたことを条件として、前記使用量判定部に前記第１の使用量判定処理を実行させる処理と、
前記第１の使用量判定処理により各前記トランシーバの前記ＦＩＦＯの使用量が前記使用量閾値以上であると判定されたことを条件として、前記位相調整部に前記第１の位相調整処理を実行させる処理と、
前記第１の使用量判定処理により各前記トランシーバの前記ＦＩＦＯの使用量が前記使用量閾値未満であると連続して判定された回数が第１の判定回数に到達したことを条件として、前記使用量判定部に前記第２の使用量判定処理を実行させる処理と、
前記第２の使用量判定処理により各前記トランシーバの前記ＦＩＦＯの使用量が前記使用量閾値未満であると判定されたことを条件として、前記位相調整部に前記第２の位相調整処理を実行させる処理と、
前記第２の使用量判定処理により各前記トランシーバの前記ＦＩＦＯの使用量が前記使用量閾値以上であると連続して判定された回数が第２の判定回数に到達したことを条件として、前記位相調整部に前記読み出しクロック信号の位相の調整を終了させる処理と、を含むことを特徴とする請求項１又は請求項２に記載の信号発生装置。
【請求項４】
複数ビットのパラレルデータを出力するパラレルデータ出力部（１１）と、
前記パラレルデータ出力部から出力された前記複数ビットのパラレルデータのうちのＮビットのパラレルデータを格納するＦＩＦＯ（２１）を有し、前記ＦＩＦＯに格納された前記Ｎビットのパラレルデータを１ビットのシリアルデータに変換する複数のトランシーバ（２０）と、
外部クロックの周波数を分周した分周クロックを出力する分周クロック出力部（１４）と、
前記外部クロックと前記分周クロックとのいずれかを選択するクロック選択部（１７）と、
前記クロック選択部により選択された前記分周クロック又は前記外部クロックと、前記１ビットのシリアルデータとの位相差に対応する検波電圧を出力する位相検波部（４０）と、を備える信号発生装置（１）を用いて、各前記トランシーバにより変換された前記１ビットのシリアルデータの位相を制御する信号発生方法であって、
前記分周クロックの分周比を前記分周クロック出力部に設定する分周比設定ステップ（Ｓ１４，Ｓ１８）と、
前記１ビットのシリアルデータとして、前記クロック選択部により選択された前記分周クロック又は前記外部クロックの周波数の半分の周波数のトグルパターンを各前記トランシーバから出力させるレート制御ステップ（Ｓ３１，Ｓ３７）と、
前記トグルパターンの位相を初期値から変化させながら、前記位相検波部から出力された前記検波電圧の初期値、最大値、及び最小値を取得する位相取得処理を実行する位相取得処理ステップ（Ｓ３２，Ｓ３５）と、
前記位相取得処理ステップにより取得された前記検波電圧の前記初期値、前記最大値、及び、前記最小値に基づいて、前記クロック選択部により選択された前記分周クロック又は前記外部クロックと前記トグルパターンの位相の前記初期値との第１初期位相差を算出する第１位相差算出処理を実行する位相差算出処理ステップ（Ｓ３３，Ｓ３６，Ｓ３９）と、
前記クロック選択部により選択された前記分周クロック又は前記外部クロックと前記トグルパターンとの位相差が所定の範囲内の値になるように、前記トグルパターンの位相を移動する位相移動処理ステップ（Ｓ１６，Ｓ２２）と、
前記トグルパターンの位相が前記位相移動処理ステップにより移動された後に、前記位相検波部から出力された前記検波電圧を初期電圧として取得する初期電圧取得処理を実行する初期電圧取得処理ステップ（Ｓ３８）と、を含み、
前記位相差算出処理ステップは、前記位相取得処理ステップにより取得された前記検波電圧の前記最大値及び前記最小値と、前記初期電圧取得処理ステップにより取得された前記初期電圧と、に基づいて、前記クロック選択部により選択された前記分周クロックと、前記位相移動処理ステップにより移動された前記トグルパターンの位相との第２初期位相差を算出する第２位相差算出処理を更に実行し、
前記位相移動処理ステップは、前記トグルパターンの位相を前記初期値から前記第１初期位相差の分だけ移動する第１位相移動処理と、前記第１位相移動処理により移動された前記トグルパターンの位相を前記第２初期位相差の分だけ移動する第２位相移動処理とを実行し、
前記信号発生方法は、
前記分周比設定ステップにより前記分周比を段階的に減少させながら、前記初期電圧取得処理、前記第２位相差算出処理、及び前記第２位相移動処理を繰り返し実行するステップ（Ｓ１６～Ｓ１９）と、
前記分周比があらかじめ定められた所定値以下のときに前記第１位相移動処理又は前記第２位相移動処理が実行された後に、前記クロック選択部により前記分周クロックに代えて前記外部クロックを選択する外部クロック選択ステップ（Ｓ２０）と、を更に含むことを特徴とする信号発生方法。
【請求項５】
前記外部クロック選択ステップは、前記分周比が４以下のときに前記第１位相移動処理又は前記第２位相移動処理が実行された後に、前記分周クロックに代えて前記外部クロックを選択することを特徴とする請求項４に記載の信号発生方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、信号発生装置及び信号発生方法に関し、特に、パラレルデータを高速のシリアルデータに変換出力するトランシーバを備えた信号発生装置及び信号発生方法に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
Ｅｔｈｅｒｎｅｔ（登録商標）８００ＧｂＥ（Gigabit Ethernet）やＰＣＩｅ（登録商標）（Peripheral Component Interconnect Express）Ｇｅｎ（Generation）６等の通信規格の高速化に伴い、信号の伝送方法もＰＡＭ（Pulse Amplitude Modulation）４に代表されるように、ＮＲＺ（Non Return to Zero）のような単純な２値デジタル信号ではなくなっている。今後はＰＡＭ８、ＰＡＭ１６といった伝送方法が規格化されることも考えられる。これらの信号を用いる製品の開発や試験を行う場合、テスト用の信号源が必要となる。
【０００３】
このような信号源は、ＰＡＭ４、ＰＡＭ８等の信号が生成できることは当然ながら、特定の伝送経路を通過した信号や、エンファシスやフィルタ処理が行われた信号を発生できることが望ましい。ゆえに、アナログ的に任意の波形が生成可能で、かつ１００Ｇｓｐｓ（ＧＳｙｍｂｏｌ／ｓ）を超えるような高速度の任意信号発生器（Arbitrary Waveform Generator：ＡＷＧ）が求められている。
【０００４】
ＡＷＧにおいては、出力するアナログ波形をユーザが自在に設定できる必要がある。また、当然ではあるが、任意の信号の発生が求められるため、数値データで波形を設定できることが必要となる。よって、ＡＷＧは、内部において、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）等から出力されたデジタルデータをアナログデータに変換する機構が必要になる。この変換自体はデジタルアナログコンバータ（Digital Analog Converter：ＤＡＣ）で可能である。
【０００５】
しかしながら、要求されるアナログデータの出力レートが高速である場合、マルチプレクサ（Multiplexer：ＭＵＸ）による多重化で高速化された信号をＤＡＣに入力する必要が生じるだけではなく、ＤＡＣやその前段のＭＵＸに入力される複数の入力信号間の位相差の影響が無視できなくなる。例えば、ＦＰＧＡの出力レートが３２Ｇｓｐｓ、ＤＡＣのビット分解能が８ビットであった場合、ＭＵＸに入力される全信号間の最大位相差が０．１ＵＩ（Unit Interval）（３．１２５ｐｓ）未満であることが望まれる。
【０００６】
ここで、特許文献１に記載された技術を用いることによって、ＭＵＸに入力される全信号間の最大位相差を０．１ＵＩ未満ないしそれに近い値に調整することが可能である。
【先行技術文献】
【特許文献】
【０００７】
特許第６３４６２１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載された技術は、ＭＵＸに入力される信号間の位相を１クロック（１ＵＩ）分ずれた位置で調整してしまうことがある。これは、この調整前の信号間の位相が大きくずれていた場合に発生する。
【０００９】
具体的には、特許文献１に記載された技術は、調整前の信号間に１ＵＩを超える位相差が生じている場合、対応することができない。さらに、調整前の信号間の位相差を別の手段であらかじめ１ＵＩ以内に抑える場合においても、ＦＰＧＡのトランシーバ等に与えるクロック位相を調整する追加機構や、周波数によって変化する位相調整量の測定が必要になる等、技術的、コスト的課題もある。ＦＰＧＡの場合、起動又はリセットを行うたびにトランシーバ間の位相差が変わる可能性があり、この場合は起動又はリセットを行うたびに位相調整量の再測定が必要になる。また、使用するＦＰＧＡによっては、ＦＰＧＡ内部の接続ルートの固定化を行った場合であっても、そもそも出力信号の位相差を１ＵＩ以内に抑えることができない可能性もある。
【００１０】
この場合、ＭＵＸを用いて信号を多重化した際に意図しないデータが生成される。例えばこのデータを誤り率測定装置（Bit Error Rate Tester：ＢＥＲＴ）のテスト信号として用いた場合、テスト信号自体に誤りがあることになるため、正しい誤り率（エラーレート）の測定が不可能になってしまう。
（【００１１】以降は省略されています）

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