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公開番号2025100369
公報種別公開特許公報(A)
公開日2025-07-03
出願番号2024199619
出願日2024-11-15
発明の名称アナログ・デジタル変換器およびアナログ・デジタル変換方法
出願人エスケーハイニックス株式会社,SK hynix Inc.
代理人弁理士法人三枝国際特許事務所
主分類H04N 25/78 20230101AFI20250626BHJP(電気通信技術)
要約【課題】多数のAD変換器を必要とする環境における課題を解決する。
【解決手段】アナログ・デジタル変換装置は、第1入力端子と第2入力端子と出力端子とを備え、第1入力端子に入力される入力信号INと、第2入力端子に入力され、各クロック信号CLKの入力に対応して以前の値から予め設定された値が減少する基準電圧RAMPと、を比較して、比較結果値CMPを出力端子に出力する比較器410、クロック信号CLKの入力時ごとに一つずつ増加するデジタル計数値CNTOを出力するカウンタ420、比較結果値CMPに基づいてデジタル計数値CNTOをラッチし、ラッチされたデジタル計数値CNTOに基づいて入力信号INに対応するデジタル値を生成するレジスタ430、一端が第1入力端子に連結され、第1入力端子に入力信号INを伝達する第1ブロッキングキャパシタ451、及びクロック信号CLKを生成する制御回路425を含むことができる。
【選択図】図1
特許請求の範囲【請求項１】
第１入力端子と第２入力端子と出力端子を備え、前記第１入力端子に入力される入力信号と、前記第２入力端子に入力され、各クロック信号の入力に対応して以前の値から予め設定された値が減少する基準電圧と、を比較して、比較結果値を前記出力端子に出力する比較器；
前記クロック信号の入力時ごとに一つずつ増加するデジタル計数値を出力するカウンタ；
前記比較結果値に基づいて前記デジタル計数値をラッチ（ｌａｔｃｈ）して貯蔵し、前記ラッチされたデジタル計数値に基づいて前記入力信号に対応するデジタル値を生成するレジスタ；
一端が前記第１入力端子に連結され、前記第１入力端子に前記入力信号を伝達する第１ブロッキングキャパシタ；および
前記クロック信号を生成する制御回路を含む、
アナログ・デジタル変換装置。
続きを表示（約 1,100 文字）【請求項２】
前記第１ブロッキングキャパシタと前記第１入力端子の間に連結され、電源電圧（ＶＤＤ）を前記第１入力端子に提供する第１スイッチ；および
前記第２入力端子に連結され、前記電源電圧を前記第２入力端子に提供する第２スイッチをさらに含む、
請求項１に記載のアナログ・デジタル変換装置。
【請求項３】
前記制御回路は、
前記第１スイッチおよび前記第２スイッチを制御するスイッチ制御信号を生成する、
請求項２に記載のアナログ・デジタル変換装置。
【請求項４】
前記制御回路は、
オートゼロイング動作を遂行するために、前記第１スイッチおよび前記第２スイッチをターンオン（ｔｕｒｎｏｎ）するスイッチ制御信号を生成する、
請求項３に記載のアナログ・デジタル変換装置。
【請求項５】
前記制御回路は、
前記第１スイッチおよび前記第２スイッチをターンオフ（ｔｕｒｎｏｆｆ）する前記スイッチ制御信号を生成し、前記入力信号に予め設定された基準値が印加されるように制御するオフセット検出制御信号を生成する、
請求項４に記載のアナログ・デジタル変換装置。
【請求項６】
前記制御回路は、
前記第１ブロッキングキャパシタの他端に連結され、前記オフセット検出制御信号に対応して前記予め設定された基準値を提供する基準値生成器をさらに含む、
請求項５に記載のアナログ・デジタル変換装置。
【請求項７】
前記レジスタは、
前記予め設定された基準値に対応する前記デジタル計数値をラッチして獲得した第１デジタル計数値を貯蔵する、
請求項５に記載のアナログ・デジタル変換装置。
【請求項８】
前記制御回路は、
前記入力信号に変換しようとするアナログ信号が印加されるように制御する変換制御信号を生成し、
前記レジスタは、
前記アナログ信号に対応する前記デジタル計数値をラッチして獲得した第２デジタル計数値から前記第１デジタル計数値を減算し、前記デジタル値を生成する、
請求項７に記載のアナログ・デジタル変換装置。
【請求項９】
前記基準電圧を生成する基準電圧生成器をさらに含む、
請求項１に記載のアナログ・デジタル変換装置。
【請求項１０】
前記第２入力端子と前記基準電圧生成器の間に連結され、前記第２入力端子に前記基準電圧を伝達する第２ブロッキングキャパシタをさらに含む、
請求項９に記載のアナログ・デジタル変換装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、アナログ・デジタル変換器およびアナログ・デジタル変換方法に関し、動作速度を高め、かつ、消費電力を減らしながら、小さな面積に備えられうる、アナログ・デジタル変換器およびその変換方法に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
アナログ・デジタル変換器（ａｎａｌｏｇ－ｔｏ－ｄｉｇｉｔａｌｃｏｎｖｅｒｔｅｒ；ＡＤＣ）は、アナログ電気信号をデジタル電気信号に変換する電子回路である。すなわち、アナログ・デジタル変換器は、アナログ信号の振幅を予め設定した周期に抽出かつ量子化して、デジタル信号に変換することができる。
【０００３】
最近のイメージ処理装置においては、処理するデータ量が大きくなるにつれて多数のアナログ・デジタル変換器が備えられ、かつ、同時に高い動作速度で動作する必要が生じる。そして、多数のアナログ・デジタル変換器を備えるためには、面積が大きく増加されうる。また、高い動作速度で動作すると、消費電力が増加されうる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、本開示の多様な実施例は、多数のアナログ・デジタル変換器を必要とする環境において、面積を減らしかつ消費電力を低くすることが可能である、アナログ・デジタル変換器を提供する。
【０００５】
しかし、本開示で成し遂げようとする技術的課題は、前述した技術的課題に限定されるものでない。ちなみに、本開示で言及されていない他の技術的課題も、以下の記載から本発明の属する技術の分野における通常の知識を有する者が明確に理解できるだろう。
【課題を解決するための手段】
【０００６】
本開示の多様な実施例によれば、アナログ・デジタル変換装置は、第１入力端子と第２入力端子と出力端子を備え、前記第１入力端子に入力される入力信号と、前記第２入力端子に入力され、各クロック信号の入力に対応して以前の値から予め設定された値が減少する基準電圧と、を比較して、比較結果値を前記出力端子に出力する比較器、前記クロック信号の入力時ごとに一つずつ増加するデジタル計数値を出力するカウンタ、前記比較結果値に基づいてデジタル計数値をラッチ（ｌａｔｃｈ）して貯蔵し、前記ラッチされたデジタル計数値に基づいて前記入力信号に対応するデジタル値を生成するレジスタ、一端が前記第１入力端子に連結され、前記第１入力端子に前記入力信号を伝達する第１ブロッキングキャパシタ、および、前記クロック信号を生成する制御回路を含むことができる。
【０００７】
本開示の多様な実施例によれば、アナログ・デジタル変換装置は、各クロック信号の入力に対応して、以前の値から予め設定された値が減少する基準電圧を生成する基準電圧生成器、前記クロック信号の入力時ごとに一つずつ増加するデジタル計数値を出力するカウンタ、前記クロック信号を生成する制御回路および複数のアナログ・デジタル変換回路を含み、前記複数のアナログ・デジタル変換回路のそれぞれは、第１入力端子と第２入力端子と出力端子を備え、前記第１入力端子に入力される信号と、前記第２入力端子に入力される前記基準電圧と、を比較して、比較結果値を前記出力端子に出力する比較器、前記比較結果値に基づいて前記デジタル計数値をラッチ（ｌａｔｃｈ）して貯蔵し、前記ラッチされたデジタル計数値に基づいて前記入力信号に対応するデジタル値を生成するレジスタ、および、一端が前記第１入力端子に連結され、前記第１入力端子に前記入力信号を伝達する第１ブロッキングキャパシタを含むことができる。
【０００８】
本開示の多様な実施例によれば、ＣＭＯＳイメージセンサは、複数の行と複数の列が交差する交点に構成される複数のピクセルを含むピクセルアレイ、前記ピクセルアレイからピクセル信号を出力する行を選択するローデコーディング回路、各クロック信号の入力に対応して、以前の値から予め設定された値が減少する基準電圧を生成する基準電圧生成器、前記クロック信号の入力時ごとに一つずつ増加するデジタル計数値を出力するカウンタ、前記クロック信号を生成する制御回路、および、前記複数の列のそれぞれに対して備えられ、前記基準電圧を利用して各列のピクセルに対するデジタル値を生成する複数のアナログ・デジタル変換回路を含み、前記複数のアナログ・デジタル変換回路のそれぞれは、第１入力端子と第２入力端子と出力端子を備え、前記第１入力端子に入力される入力信号と、前記第２入力端子に入力される前記基準電圧と、を比較して、比較結果値を前記出力端子に出力する比較器、前記比較結果値に基づいて前記デジタル計数値をラッチ（ｌａｔｃｈ）して貯蔵し、前記ラッチされたデジタル計数値に基づいて前記入力信号に対応するデジタル値を生成するレジスタ、および、一端が第１入力端子に連結され、前記第１入力端子に前記入力信号を伝達する第１ブロッキングキャパシタを含むことができる。
【０００９】
本開示の多様な実施例によれば、複数の行と複数の列が交差する交点に構成される、加重値情報が貯蔵されたメモリを含むメモリアレイ、前記複数の行のそれぞれの入力端に備えられ、複数のデジタル入力信号のそれぞれをアナログ信号に変換する複数のデジタル・アナログ変換器、各クロック信号の入力に対応して、以前の値から予め設定された値が減少する基準電圧を生成する基準電圧生成器、前記クロック信号の入力時ごとに一つずつ増加するデジタル計数値を出力するカウンタ、前記クロック信号を生成する制御回路、前記複数の列のそれぞれに備えられ、各列が交差する行に入力されるアナログ信号と対応する加重値情報を物理的にかけて、これらを合算したアナログ信号をデジタル信号に変換する複数のアナログ・デジタル変換回路を含み、前記複数のアナログ・デジタル変換回路のそれぞれは、第１入力端子と第２入力端子と出力端子を備え、前記第１入力端子に入力される入力信号と、前記第２入力端子に入力される前記基準電圧と、を比較して、比較結果値を前記出力端子に出力する比較器、前記比較結果値に基づいて前記デジタル計数値をラッチ（ｌａｔｃｈ）して貯蔵し、前記ラッチされたデジタル計数値に基づいて前記入力信号に対応するデジタル値を生成するレジスタ、および、一端が前記第１入力端子に連結され、前記第１入力端子に前記入力信号を伝達する第１ブロッキングキャパシタを含むことができる。
【発明の効果】
【００１０】
本開示で提案するアナログ・デジタル変換器の具現方式は、多数のアナログ・デジタル変換器が同時に動作しなければならない製品において、アナログ・デジタル変換器が消費する電力を最小化するとともに、それが占める面積を最小化するために活用できる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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