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公開番号2025142718
公報種別公開特許公報(A)
公開日2025-10-01
出願番号2024042231
出願日2024-03-18
発明の名称演算増幅器
出願人日清紡マイクロデバイス株式会社
代理人個人
主分類H03F 3/45 20060101AFI20250924BHJP(基本電子回路)
要約【課題】比較的低コストで、電源ラインからの高周波外来ノイズの侵入を低減、抑圧し、出力電圧特性の向上を図る。
【解決手段】入力信号の差動増幅を可能に構成されてなる差動増幅回路100Aと、差動増幅回路100Aの出力信号を増幅する増幅回路200Aと、増幅回路200Aの出力信号を所望の出力レベルで出力可能な出力回路300Aと、を具備する演算増幅器において、差動増幅回路100Aは、PチャネルMOSFETを用いた第1のトランジスタ(M1)1及び第2のトランジスタ(M2)2により構成され、第1トランジスタ(M1)1及び第2のトランジスタ(M2)2のバックゲートに、バックゲート抵抗器(RX1)41を介して電源電圧VDDを印加することで、電源ノードからの高周波ノイズの侵入を低減、抑圧する。
【選択図】図1
特許請求の範囲【請求項１】
入力信号の差動増幅を可能に構成されてなる差動増幅回路と、前記差動増幅回路の出力信号を増幅する増幅回路と、前記増幅回路の出力信号を所望の出力レベルで出力可能に構成されてなる出力回路とを具備してなる演算増幅器であって、
前記差動増幅回路はＰチャネルＭＯＳＦＥＴを用いてなり、前記ＰチャネルＭＯＳＦＥＴのバックゲートは、インピーダンス素子を介して電源電圧が印加されるよう構成されてなることを特徴とする演算増幅器。
続きを表示（約 960 文字）【請求項２】
前記増幅回路は、ＰチャネルＭＯＳＦＥＴを用いてなる定電流源部を有し、前記定電流源部のＰチャネルＭＯＳＦＥＴのバックゲートは、インピーダンス素子を介して電源電圧が印加されるよう構成されてなることを特徴とする請求項１記載の演算増幅器。
【請求項３】
入力信号の差動増幅を可能に構成されてなる差動増幅回路と、前記差動増幅回路の出力信号を増幅する増幅回路と、前記増幅回路の出力信号を所望の出力レベルで出力可能に構成されてなる出力回路とを具備してなる演算増幅器であって、
前記増幅回路は、ＰチャネルＭＯＳＦＥＴを用いてなる定電流源部を有し、前記定電流源部のＰチャネルＭＯＳＦＥＴのバックゲートは、インピーダンス素子を介して電源電圧が印加されるよう構成されてなることを特徴とする演算増幅器。
【請求項４】
前記インピーダンス素子は抵抗器であり、前記抵抗器の上限値は、当該抵抗器が接続されたＰチャネルＭＯＳＦＥＴのバックゲートが接続されるｎ形ウェルとｐ形サブストレート間寄生ダイオードに流れるリーク電流による前記抵抗器に生ずる電圧降下によって定まるバックゲート電位とソース電位の電位関係が、バックゲート電位がソース電位よりも高電位となるように選定される一方、
前記抵抗器の下限値は、当該抵抗器と前記ｎ形ウェルとｐ形サブストレート間の寄生容量とで形成されるローパスフィルタのカットオフ周波数が、高周波ノイズ周波数よりも低くなるように選定されることを特徴とする請求項１、請求項２又は請求項３いずれか記載の演算増幅器。
【請求項５】
前記差動増幅回路は、ＰチャネルＭＯＳＦＥＴからなる第１の差動対回路と、ＮチャネルＭＯＳＦＥＴを用いてなる第２の差動対回路が、入力に対して並列的に設けられてなることを特徴とする請求項４記載の演算増幅器。
【請求項６】
前記増幅回路は、増幅部と定電流源部とを有してなり、
前記増幅部は、ＰチャネルＭＯＳＦＥＴがカスコード接続されてソース接地増幅回路が形成されてなる一方、
前記定電流源部は、ＮチャネルＭＯＳＦＥＴのカスコード接続により構成されてなることを特徴とする請求項５記載の演算増幅器。

発明の詳細な説明【技術分野】
【０００１】
本発明は、演算増幅器に係り、特に、電源ライン侵入の外来ノイズによる出力電圧特性の劣化防止、安定性等の向上等を図ったものに関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
アナログ集積回路である演算増幅器においては、様々なノイズに対する対策が、高精度の動作特性の確保や高い安定性の確保等の観点から重要である。
例えば、電源ラインに侵入する高周波外来ノイズは、出力電圧特性の良否に大きな影響を与えるため、十分な対策が必要である。そのため、従来から、チップ表層をグランド電位メタル層で覆うことでシールドを施し、高周波外来ノイズの影響を低減する等の方策が種々提案されている（例えば、特許文献１等参照）。
【先行技術文献】
【特許文献】
【０００３】
特開平４－３６９２２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述のようなチップ表層をグランド電位のメタル層で覆う手法は、チップ表面から直接侵入する高周波外来ノイズに対しては、確実なシールド効果を発揮するが、チップ表層をシールドするために多層配線プロセスが必要となるため、製造コストの増大を招くという問題がある。
【０００５】
本発明は、上記実状に鑑みてなされたもので、従来に比して低コストで、電源ラインからの高周波外来ノイズの侵入を低減、防止すると共に、出力電圧特性の向上、動作の安定性向上を図ることのできる演算増幅器を提供するものである。
【課題を解決するための手段】
【０００６】
上記本発明の目的を達成するため、本発明に係る演算増幅器は、
入力信号の差動増幅を可能に構成されてなる差動増幅回路と、前記差動増幅回路の出力信号を増幅する増幅回路と、前記増幅回路の出力信号を所望の出力レベルで出力可能に構成されてなる出力回路とを具備してなる演算増幅器であって、
前記差動増幅回路はＰチャネルＭＯＳＦＥＴを用いてなり、前記ＰチャネルＭＯＳＦＥＴのバックゲートは、インピーダンス素子を介して電源電圧が印加されるよう構成されてなるものである。
【発明の効果】
【０００７】
本発明によれば、ＭＯＳＦＥＴのバックゲートが抵抗器を介して電源印加がなされるように構成することで、電源ノードから侵入する高周波ノイズが抵抗器により低減、抑圧されると共に、抵抗器とＭＯＳＦＥＴの寄生容量により形成されるローパスフィルタによっても高周波ノイズの低減、抑圧がなされるため、演算増幅器の誤動作を確実に防止し、出力電圧特性の向上が図られ、さらには、従来の高周波ノイズ対策と異なり多層配線プロセスを必要としないため、比較的低コストでの実現が可能となるという効果を奏するものである。
【図面の簡単な説明】
【０００８】
本発明の実施の形態における演算増幅器の第１の回路構成例を示す回路図である。
本発明の実施の形態における演算増幅器の第２の回路構成例を示す回路図である。
本発明の実施の形態における演算増幅器の第３の回路構成例を示す回路図である。
本発明の実施の形態における演算増幅器の第４の回路構成例を示す回路図である。
本発明の実施の形態における演算増幅器の第５の回路構成例を示す回路図である。
演算増幅器における電源ノードからの高周波ノイズの侵入による内部回路での伝搬状態を模式的に説明する説明図である。
ＰチャネルＭＯＳＦＥＴの寄生容量を説明する模式図であって、図７（Ａ）はＰチャネルＭＯＳＦＥＴの断面模式図であり、図７（Ｂ）はＰチャネルＭＯＳＦＥＴの寄生容量を説明する模式図である。
ＰチャネルＭＯＳＦＥＴの寄生容量を含めた等価回路図である。
ＰチャネルＭＯＳＦＥＴの寄生ダイオードを含めた等価回路図である。
電源端子における高周波ノイズ耐性の評価に用いられる評価回路の構成例を示す回路図である。
本発明の実施の形態における演算増幅器の電源端子へ侵入した高周波ノイズに対する出力電圧の変化特性例を示す特性線図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図１乃至図１１を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における演算増幅器の第１の回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態の第１の回路構成例における演算増幅器は、入力段差動増幅回路１００Ａと、ソース接地増幅回路２００Ａと、出力回路３００Ａとに大別されて構成されてなるものである。
入力段差動増幅回路１００Ａは、この演算増幅器の入力段を構成するもので、第１及び第２のトランジスタ（図１においては、それぞれ「Ｍ１」、「Ｍ２」と表記）１，２と、定電流源１５と、バックゲート抵抗器（図１においては「ＲＸ１」と表記）４１とを主たる構成要素として構成されたものとなっている。
【００１０】
第１及び第２のトランジスタ１，２は、後述するように接続されて差動対を構成して差動増幅を可能としている。
第１及び第２のトランジスタ１，２には、ＰチャネルＭＯＳＦＥＴが用いられており、ソース同士が相互に接続されて、その接続点と正電源端子５３との間に、定電流源１５が接続されている。なお、正電源端子５３には、外部から電源電圧ＶＤＤが印加されるものとなっている。
（【００１１】以降は省略されています）

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