特許ウォッチ

公開番号2025115268
公報種別公開特許公報(A)
公開日2025-08-06
出願番号2024009732
出願日2024-01-25
発明の名称オペアンプ
出願人ローム株式会社
代理人個人,個人
主分類H03F 1/52 20060101AFI20250730BHJP(基本電子回路)
要約【課題】高電圧アプリケーションで使用可能なオペアンプを提供する。
【解決手段】第1高耐圧トランジスタMhv1は、ソースが第1トランジスタM1のドレインと接続され、ゲートに第1バイアス電圧Vbn2が印加される。第2高耐圧トランジスタMhv2は、ソースが第2トランジスタM2のドレインと接続され、ゲートに第1バイアス電圧Vbn2が印加される。バイアス電圧源260は、入力電圧VINと連動して変化するバイアス電圧Vbn2を生成する。
【選択図】図4
特許請求の範囲【請求項１】
入力段および出力段を有するオペアンプであって、
前記入力段は、
第１入力端子と、
第２入力端子と、
ゲートが前記第１入力端子と接続された第１極性の第１トランジスタと、ゲートが前記第２入力端子と接続された第１極性の第２トランジスタと、を含む入力差動対と、
ドレインが前記入力差動対と接続された第１極性の第３トランジスタを含むテイル電流源と、
ソースが前記第１トランジスタのドレインと接続され、ゲートにバイアス電圧が印加された前記第１極性の第１高耐圧トランジスタと、
ソースが前記第２トランジスタのドレインと接続され、ゲートに前記バイアス電圧が印加された前記第１極性の第２高耐圧トランジスタと、
前記第１高耐圧トランジスタのドレインおよび前記第２高耐圧トランジスタのドレインと接続された能動負荷と、
前記第１入力端子および前記第２入力端子の少なくとも一方に生ずる入力電圧に連動した前記バイアス電圧を出力するバイアス回路と、
を備える、オペアンプ。
続きを表示（約 510 文字）【請求項２】
前記バイアス回路は、
前記第１高耐圧トランジスタのゲートおよび前記第２高耐圧トランジスタのゲートと接続される出力ノードと、
電流源と、
ソースが前記電流源と接続され、ドレインが前記出力ノードと接続され、ゲートに第２バイアス電圧が印加された第２極性の第３高耐圧トランジスタと、
ソースが前記出力ノードと接続され、ゲートが前記第１入力端子および前記第２入力端子の一方と接続された、第２極性の第４トランジスタと、
を含む、請求項１に記載のオペアンプ。
【請求項３】
前記バイアス回路は、ゲートおよびドレインが前記第４トランジスタのドレインと接続された第５トランジスタをさらに含む、請求項２に記載のオペアンプ。
【請求項４】
前記バイアス回路は、ソースが前記出力ノードと接続され、ゲートが前記第１入力端子および前記第２入力端子の他方と接続された、第２極性の第６トランジスタをさらに含む、請求項２または３に記載のオペアンプ。
【請求項５】
ひとつの半導体基板に一体集積化される、請求項１から３のいずれかに記載のオペアンプ。

発明の詳細な説明【技術分野】
【０００１】
本開示は、オペアンプに関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
２つの入力電圧の差を増幅するために、オペアンプ（差動増幅器）が利用される。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－９６９７０号公報
【０００４】
［概要］
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、高電圧アプリケーションで使用可能なオペアンプの提供にある。
【０００５】
本開示のある態様のオペアンプに関する。オペアンプは、入力段および出力段を有する。入力段は、第１入力端子と、第２入力端子と、ゲートが第１入力端子と接続された第１極性の第１トランジスタと、ゲートが第２入力端子と接続された第１極性の第２トランジスタと、を含む入力差動対と、ドレインが入力差動対と接続された第１極性の第３トランジスタを含むテイル電流源と、ソースが第１トランジスタのドレインと接続され、ゲートに第１バイアス電圧が印加された第１極性の第１高耐圧トランジスタと、ソースが第２トランジスタのドレインと接続され、ゲートに第１バイアス電圧が印加された第１極性の第２高耐圧トランジスタと、第１高耐圧トランジスタのドレインおよび第２高耐圧トランジスタのドレインと接続された能動負荷と、第１トランジスタのドレインと接続され、イネーブル状態において電流を出力する第１電流源と、第２トランジスタのドレインと接続され、イネーブル状態において電流を出力する第２電流源と、を含み、第１入力端子および第２入力端子の一方に生ずる入力電圧が所定の電圧範囲に入ると、第１電流源および第２電流源をイネーブル状態とするアシスト回路と、を備える。
【０００６】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【図面の簡単な説明】
【０００７】
図１は、オペアンプの回路図である。
図２は、比較技術に係る入力段の回路図である。
図３は、比較技術に係るボルテージフォロアの入出力特性を示す図である。
図４は、実施形態に係る入力段の回路図である。
図５は、入力段のいくつかのノードの電圧を示す図である。
図６は、実施形態に係るオペアンプで構成したボルテージフォロアの入出力特性を示す図である。
図７は、オペアンプのオフセット電圧の入力電圧依存性を示す図である。
図８は、変形例に係る入力段の回路図である。
図９は、変形例に係る入力段の回路図である。
【０００８】
［詳細な説明］
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【０００９】
本明細書において、第１極性のトランジスタとは、Ｎ型トランジスタ（ＮチャンネルＭＯＳＦＥＴあるいはＮＰＮ型バイポーラトランジスタ）とＰ型トランジスタ（ＰチャンネルＭＯＳＦＥＴあるいはＰＮＰ型バイポーラトランジスタ）の一方であり、第２極性のトランジスタとは、Ｎ型トランジスタとＰ型トランジスタの他方である。
【００１０】
一実施形態に係るオペアンプは、入力段および出力段を有する。入力段は、第１入力端子と、第２入力端子と、ゲートが第１入力端子と接続された第１極性の第１トランジスタと、ゲートが第２入力端子と接続された第１極性の第２トランジスタと、を含む入力差動対と、ドレインが入力差動対と接続された第１極性の第３トランジスタを含むテイル電流源と、ソースが第１トランジスタのドレインと接続され、ゲートにバイアス電圧が印加された第１極性の第１高耐圧トランジスタと、ソースが第２トランジスタのドレインと接続され、ゲートにバイアス電圧が印加された第１極性の第２高耐圧トランジスタと、第１高耐圧トランジスタのドレインおよび第２高耐圧トランジスタのドレインと接続された能動負荷と、第１入力端子および第２入力端子の一方に生ずる入力電圧に連動したバイアス電圧を出力するバイアス回路と、を備える。
（【００１１】以降は省略されています）

関連特許