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公開番号2025147449
公報種別公開特許公報(A)
公開日2025-10-07
出願番号2024047703
出願日2024-03-25
発明の名称半導体装置
出願人セイコーエプソン株式会社
代理人個人,個人,個人
主分類H10D 84/85 20250101AFI20250930BHJP()
要約【課題】負電位の作用を受けずにダイオードを動作させる半導体装置等の提供。
【解決手段】半導体装置1は、グランド電位が供給されるP型基板10と、第1PN接合型ダイオードD1と、第1P型ウェル31と、第1N型ウェルと21と、回路素子用N型ウェル40と、を含む。第1P型ウェル31は、第1PN接合型ダイオードD1が設けられ、第1PN接合型ダイオードD1のカソードが配線層を介して接続される。第1N型ウェル21は、P型基板10に設けられ、かつ、第1P型ウェル31が設けられ、第1定電位が供給される。回路素子用N型ウェル40は、P型基板10に設けられ、グランド電位より低い負電位が供給される。
【選択図】図1
特許請求の範囲【請求項１】
グランド電位が供給されるＰ型基板と、
第１ＰＮ接合型ダイオードと、
前記第１ＰＮ接合型ダイオードが設けられ、前記第１ＰＮ接合型ダイオードのカソードが配線層を介して接続される第１Ｐ型ウェルと、
前記Ｐ型基板に設けられ、かつ、前記第１Ｐ型ウェルが設けられ、第１定電位が供給される第１Ｎ型ウェルと、
前記Ｐ型基板に設けられ、前記グランド電位より低い負電位が供給される回路素子用Ｎ型ウェルと、
を含むことを特徴とする半導体装置。
続きを表示（約 1,300 文字）【請求項２】
請求項１に記載された半導体装置において、
前記第１定電位は、
前記第１ＰＮ接合型ダイオードの前記カソードの電位である第１カソード電位以上の電位であることを特徴とする半導体装置。
【請求項３】
請求項１に記載された半導体装置において、
前記回路素子用Ｎ型ウェルは、
Ｎ型ＤＭＯＳトランジスターのドレイン領域が設けられるＮ型ウェルであることを特徴とする半導体装置。
【請求項４】
請求項３に記載された半導体装置において、
前記負電位は、
前記Ｎ型ＤＭＯＳトランジスターのドレインに接続されるインダクターのディケイ電流によって設定される電位であることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項に記載された半導体装置において、
前記第１ＰＮ接合型ダイオードは、
温度センサー回路に用いられるダイオードであることを特徴とする半導体装置。
【請求項６】
請求項５に記載された半導体装置において、
前記温度センサー回路は、
第１ノードとグランドノードとの間に設けられる前記第１ＰＮ接合型ダイオードと、
第１ノードに電流を供給する電流源と、
第１ノードが第１端子に接続され、第２端子に閾値電圧が入力されるコンパレーターと、
を含むことを特徴とする半導体装置。
【請求項７】
請求項１乃至４のいずれか一項に記載された半導体装置において、
前記第１ＰＮ接合型ダイオードは、
基準電圧生成回路に用いられるダイオードであることを特徴とする半導体装置。
【請求項８】
請求項１乃至４のいずれか一項に記載された半導体装置において、
前記第１ＰＮ接合型ダイオードは、
前記第１Ｐ型ウェルに設けられるダイオード用Ｎ型ウェルと、
前記ダイオード用Ｎ型ウェルに設けられ、前記カソードに対応するＮ型領域と、
前記ダイオード用Ｎ型ウェルに設けられ、アノードに対応するＰ型領域と、
を含むことを特徴とする半導体装置。
【請求項９】
請求項１乃至４のいずれか一項に記載された半導体装置において、
前記第１ＰＮ接合型ダイオードに直列接続される第２ＰＮ接合型ダイオードと、
前記第２ＰＮ接合型ダイオードが設けられ、前記第２ＰＮ接合型ダイオードの前記カソードが前記配線層を介して接続される第２Ｐ型ウェルと、
を含み、
前記第１Ｎ型ウェルには、前記第１ＰＮ接合型ダイオードが設けられた前記第１Ｐ型ウェル、及び前記第２ＰＮ接合型ダイオードが設けられた前記第２Ｐ型ウェルが設けられ、
前記第１Ｎ型ウェルに供給される前記第１定電位は、前記第１ＰＮ接合型ダイオードの前記カソードの電位である第１カソード電位以上の電位であり、かつ、前記第２ＰＮ接合型ダイオードの前記カソードの電位である第２カソード電位以上の電位であることを特徴とする半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置等に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
従来、半導体基板上にＰ型領域、Ｎ型領域を形成することによりダイオード、トランジスターとして機能させる半導体装置が知られている。特許文献１には、負電位が発生したときにＭＯＳトランジスターのラッチアップ現象の発生を防止するために、電源電位が印加されたＮウェル、接地されたＰウェル等でダイオードの周囲を囲う手法が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２００４－０５５８４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の手法は、ＩＣチップの設計の自由度の低下を抑制しつつ、ラッチアップ現象を防止することまでは考慮されていない。
【課題を解決するための手段】
【０００５】
本開示の一態様は、グランド電位が供給されるＰ型基板と、第１ＰＮ接合型ダイオードと、前記第１ＰＮ接合型ダイオードが設けられ、前記第１ＰＮ接合型ダイオードのカソードが配線層を介して接続される第１Ｐ型ウェルと、前記Ｐ型基板に設けられ、前記第１Ｐ型ウェルが設けられ、第１定電位が供給される第１Ｎ型ウェルと、前記Ｐ型基板に設けられ、前記グランド電位より低い負電位が供給される回路素子用Ｎ型ウェルと、を含む半導体装置に関係する。
【図面の簡単な説明】
【０００６】
本実施形態の半導体装置の例を説明する基板断面図。
第１ＰＮ接合型ダイオードをより詳細に説明する図。
本実施形態の作用の例を説明する図。
本実施形態の効果の例を説明する図。
温度センサー回路の例を説明する図。
所定電圧と閾値電圧の温度依存性を説明する図。
本実施形態の半導体装置の別の例を説明する基板断面図。
本実施形態の半導体装置の別の例を説明する基板断面図。
本実施形態の半導体装置に係るＨブリッジ回路の例を説明する図。
Ｈブリッジ回路のチョッピング動作の例を説明する図。
Ｈブリッジ回路のチョッピング動作の別の例を説明する図。
デッドタイムに生じる電流経路を説明する図。
比較例における温度センサー回路の動作を説明する図。
基準電圧生成回路の例を説明する図。
【発明を実施するための形態】
【０００７】
以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。
【０００８】
図１は、本実施形態の半導体装置１の基板の断面を概念的に例示した図である。本実施形態の半導体装置１に係る基板とは、ボロン等の不純物を含むシリコン基板であるＰ型基板１０であり、各種素子を形成するための下地基板としての役割を果たし、Ｐ型領域１０－Ｐを介してグランドと接続される。つまり、本実施形態の半導体装置１において、Ｐ型基板１０にはグランド電位が供給される。また、図１は、説明の便宜上、いわゆるフロントエンドプロセスが終了した時点の断面図を主に示しており、いわゆるバックエンドプロセスで形成される配線層、絶縁層等の図示を適宜省略している。後述する図７、図８、図１０、図１１、図１２についても同様である。
【０００９】
Ｐ型基板１０の上には第１Ｎ型ウェル２１と回路素子用Ｎ型ウェル４０とが形成される。なおウェルとは、不純物が注入された領域であって、回路素子または他のウェルの下に設けられた領域をいう。本実施形態のウェルは例えばイオン注入法等によってＮ型不純物またはＰ型不純物を注入し、所定の条件下で熱拡散する、いわゆる埋め込み拡散層により実現されるものであってもよいし、気相成長法によって形成される、いわゆるエピタキシャル層により実現されるものであってもよい。
【００１０】
図１において、回路素子用Ｎ型ウェル４０には、素子として機能するように、Ｐ型領域とＮ型領域が形成される。例えば図１に示す例では、回路素子用Ｎ型ウェル４０にＮ型領域４０－Ｎと所定Ｐ型ウェル５０が形成され、所定Ｐ型ウェル５０にはＰ型領域５０－ＰとＮ型領域５０－Ｎが形成される。Ｐ型領域５０－Ｐは所定Ｐ型ウェル５０の電位を取るために設けられる。Ｎ型領域５０－Ｎは、グランド電位と同電位になるように設定される。そしてＡ１に示すゲートに正極性の電位を印加することによって、所定Ｐ型ウェル５０にＮ型チャネルが形成され、Ｎ型領域５０－ＮとＮ型領域４０－Ｎとの間にゲート電位に応じたレベルの電流が流れる。これにより、図１の回路素子用Ｎ型ウェル４０には、Ｎ型領域５０－Ｎをソース、Ｎ型領域４０－ＮをドレインとするＮ型のＭＯＳトランジスターとして機能する素子が形成される。なお、後述するように、回路素子用Ｎ型ウェル４０に形成されるトランジスターとして、より具体的にはＤＭＯＳ（Double-diffused Metal-Oxide-Semiconductor）等を挙げているが、周知な手法を幅広く採用できるため、より具体的な構造の図示を省略している。
（【００１１】以降は省略されています）

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