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公開番号2025153481
公報種別公開特許公報(A)
公開日2025-10-10
出願番号2024055984
出願日2024-03-29
発明の名称RAM
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G11C 11/412 20060101AFI20251002BHJP(情報記憶)
要約【課題】ポート間干渉を抑制することができるRAMを提供する。
【解決手段】RAM(100)は、第1ビット線(bita)と第2ビット線(bitb)とは、異なるレイヤ(Ly)に配置されているとともに、一方が他方と同じレイヤ(Ly)に形成されてメモリセル(50)と接続される第1接続部(Cb1を有する。第1反転ビット線(bitab)と第2反転ビット線(bitbb)とは、異なるレイヤ(Ly)に配置されているとともに、一方が他方と同じレイヤ(Ly)に形成されてメモリセル(50)と接続される第2接続部(Cb2)を有する。
【選択図】図7
特許請求の範囲【請求項１】
複数のメモリセルと、
前記複数のメモリセル各々に接続されて第１クロック信号に基づいて前記メモリセルに情報を書き込むライト動作又は情報を読み出すリード動作に用いられる構成の第１ビット線及び第１反転ビット線と、
前記複数のメモリセル各々に接続されて前記第１クロック信号とは異なる第２クロック信号に基づいて前記ライト動作又は前記リード動作に用いられる構成の第２ビット線及び第２反転ビット線と、を有し、
前記第１ビット線と前記第２ビット線とは、異なるレイヤに配置されているとともに、一方が他方と同じレイヤに形成されて前記メモリセルと接続される第１接続部を有する構成を有し、
前記第１反転ビット線と前記第２反転ビット線とは、異なるレイヤに配置されているとともに、一方が他方と同じレイヤに形成されて前記メモリセルと接続される第２接続部を有する構成を有する、ＲＡＭ。
続きを表示（約 420 文字）【請求項２】
前記第１接続部は、前記第１ビット線又は第２ビット線のうち同じレイヤに配置される線よりも短く構成される、請求項１に記載のＲＡＭ。
【請求項３】
前記第２接続部は、前記第１反転ビット線又は第２反転ビット線のうち同じレイヤに配置される線よりも短く構成される、請求項１に記載のＲＡＭ。
【請求項４】
前記第１ビット線及び前記第１反転ビット線により前記ライト動作及び前記リード動作の一方が実行されるとき、前記第２ビット線及び前記第２反転ビット線により前記ライト動作及び前記リード動作の他方が実行されるように構成される請求項１に記載のＲＡＭ。
【請求項５】
１サイクルにおいて、前記第１クロック信号及び前記第２クロック信号が出力され、前記１サイクルにおいて、１のメモリセルに対するライト動作と、他のメモリセルに対するリード動作とを実行可能な構成を有する、請求項４に記載のＲＡＭ。

発明の詳細な説明【技術分野】
【０００１】
本明細書中に開示されている発明は、ＲＡＭ（Random Access Memory）に関し、より詳細にはデュアルポートＲＡＭ及び２ポートＲＡＭを含むマルチポートＲＡＭに関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
特許文献１で開示されているＲＡＭは、第１メモリセルからのデータ読み出しと、第２メモリセルへのデータ書き込みを、同時又はほぼ同時に行うことができる。このようなＲＡＭは、データの処理を高速に行うことができる。このようなＲＡＭでは、ポート間干渉が発生することが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２００７／０１８０４３号［概要］
【０００４】
特許文献１で開示されているＲＡＭでは、ポート間干渉を抑制する要求が高まっている。
【０００５】
本明細書中に開示されているＲＡＭは、複数のメモリセルと、前記複数のメモリセル各々に接続されて第１クロック信号に基づいて前記メモリセルに情報を書き込むライト動作又は情報を読み出すリード動作に用いられる構成の第１ビット線及び第１反転ビット線と、前記複数のメモリセル各々に接続されて前記第１クロック信号とは異なる第２クロック信号に基づいて前記ライト動作又は前記リード動作に用いられる構成の第２ビット線及び第２反転ビット線と、を有する。前記第１ビット線と前記第２ビット線とは、異なるレイヤに配置されているとともに、一方が他方と同じレイヤに形成されて前記メモリセルと接続される第１接続部を有する構成を有する。前記第１反転ビット線と前記第２反転ビット線とは、異なるレイヤに配置されているとともに、一方が他方と同じレイヤに形成されて前記メモリセルと接続される第２接続部を有するように構成される。
【図面の簡単な説明】
【０００６】
図１は、本実施形態に係るデュアルポートＲＡＭの概略ブロック図である。
図２は、メモリセルの基本構成を示す回路図である。
図３は、本実施形態に係るデュアルポートＲＡＭの各部電圧波形を示すタイミングチャートである。
図４は、本実施形態に係るデュアルポートＲＡＭの一部を示す図である。
図５は、本実施形態に係るデュアルポートＲＡＭの一部を示す図である。
図６は、デュアルポートＲＡＭの配線レイアウトを示す概略図である。
図７は、ビット配線、電源線及びグラウンド線が構成されるレイヤにおける各配線の概略配置図である。
【０００７】
［詳細な説明］
本明細書において、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。また、Ｎチャネル型ＭＯＳ電界効果トランジスタをＮＭＯＳトランジスタと称し、Ｐチャネル型ＭＯＳ電界効果トランジスタをＰＭＯＳトランジスタと称する。
【０００８】
＜デュアルポートＲＡＭ＞
図１は、デュアルポートＲＡＭ１００の概略ブロック図である。
【０００９】
デュアルポートＲＡＭ１００は、互いに独立した第１入出力ポートであるＡポート及び第２入出力ポートであるＢポートを備える。
【００１０】
デュアルポートＲＡＭ１００は、Ａポート専用の行デコーダ１１と、Ａポート専用の列デコーダ１２と、Ａポート専用の行セレクタ１３と、を備える。
（【００１１】以降は省略されています）

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