特許ウォッチ

公開番号2025146455
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024047254
出願日2024-03-22
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人,個人
主分類H01L 25/00 20060101AFI20250926BHJP(基本的電気素子)
要約【課題】
耐圧を増加させることが可能な半導体装置を提供する。
【解決手段】
半導体装置は、第1導電領域(第1インナーリード10a)、及び、第1導電領域から物理的に離れて位置する第2導電領域(第1ダイパッド110)を有するリードフレームと、第2導電領域上に配置されたチップ(10)と、を備え、チップは、半導体基板1と、半導体基板1上に設けられた絶縁層2と、絶縁層2内に埋設された抵抗器Rと、を備え、抵抗器Rは、第1導電領域に電気的に接続された第1電極E1と、第2導電領域(110)に電気的に接続された第2電極E2と、第1電極E1と第2電極E2との間に位置する抵抗領域と、抵抗領域の第1箇所に電気的に接続された第1出力電極EPと、抵抗領域の第2箇所に電気的に接続された第2出力電極ENとを備える。
【選択図】図4
特許請求の範囲【請求項１】
第１導電領域、及び、前記第１導電領域から物理的に離れて位置する第２導電領域を有するリードフレームと、
前記第２導電領域上に配置されたチップと、
を備え、
前記チップは、
半導体基板と、
前記半導体基板上に設けられた絶縁層と、
前記絶縁層内に埋設された抵抗器と、
を備え、
前記抵抗器は、
前記第１導電領域に電気的に接続された第１電極と、
前記第２導電領域に電気的に接続された第２電極と、
前記第１電極と前記第２電極との間に位置する抵抗領域と、
前記抵抗領域の第１箇所に電気的に接続された第１出力電極と、
前記抵抗領域の第２箇所に電気的に接続された第２出力電極と、
を備える、
半導体装置。
続きを表示（約 490 文字）【請求項２】
前記抵抗領域の前記第１箇所と前記第２箇所の間の箇所に電気的に接続された基準電極を更に備える、
請求項１に記載の半導体装置。
【請求項３】
前記リードフレームは、前記第１導電領域及び前記第２導電領域の双方から物理的に離れた第３導電領域を備え、
前記第１出力電極、前記第２出力電極、及び、前記基準電極は、前記第３導電領域上に配置された半導体チップに電気的に接続される、
請求項２に記載の半導体装置。
【請求項４】
前記抵抗領域は、
前記第１電極と前記第１出力電極との間に電気的に接続された第１抵抗器と、
前記第２電極と前記第２出力電極との間に電気的に接続された第２抵抗器と、
前記基準電極と前記第１出力電極との間に電気的に接続され、前記第１抵抗器よりも低い抵抗値を有する第１電圧検出用抵抗器と、
前記基準電極と前記第２出力電極との間に電気的に接続され、前記第２抵抗器よりも低い抵抗値を有する第２電圧検出用抵抗器と、
を備える、
請求項２に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
特許文献１は、複数の抵抗素子を備えた半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０２３／０８５０２６号
【０００４】
［概要］
本開示は、耐圧を増加させることが可能な半導体装置を提供する。
【０００５】
本開示の半導体装置は、第１導電領域、及び、前記第１導電領域から物理的に離れて位置する第２導電領域を有するリードフレームと、前記第２導電領域上に配置されたチップと、を備え、前記チップは、半導体基板と、前記半導体基板上に設けられた絶縁層と、前記絶縁層内に埋設された抵抗器と、を備え、前記抵抗器は、前記第１導電領域に電気的に接続された第１電極と、前記第２導電領域に電気的に接続された第２電極と、前記第１電極と前記第２電極との間に位置する抵抗領域と、前記抵抗領域の第１箇所に電気的に接続された第１出力電極と、前記抵抗領域の第２箇所に電気的に接続された第２出力電極と、を備える。
【図面の簡単な説明】
【０００６】
図１は、半導体パッケージの平面図である。
図２は、抵抗チップ及び増幅器チップの回路図である。
図３は、入力電圧ＨＶ（ｋＶ）と出力電圧Ｖｏｕｔ（Ｖ）の関係を示すグラフである。
図４は、抵抗チップと各導電領域との間の接続関係を説明するための図である。
図５は、抵抗チップと各導電領域との間の接続関係を説明するための斜視図である。
図６は、抵抗チップに形成された分圧回路の電気的接続関係を説明するための平面構成を示す図である。
図７は、抵抗チップに形成された分圧回路における抵抗部分の詳細構造の一例を示す図である。
図８は、図７におけるＦ１－Ｆ１矢印線に沿った部分の縦断面構成を示す図である。
図９は、サンプル素子で得られた破壊電圧（ｋＶ）を示す図表である。
【０００７】
［詳細な説明］
以下、図面を参照して種々の例示的実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附することとし、重複する説明は省略する。
【０００８】
図１は、半導体パッケージの平面図である。なお、同図では、上部の蓋材を除いた状態が示されている。
【０００９】
半導体パッケージ１００は、凹部Ｄ１を有するケース１０１を備えている。ケース１０１は、樹脂又はセラミックなどの絶縁性材料からなる。ＸＹＺ三次元直交座標系を設定する。半導体パッケージ１００の厚み方向をＺ軸方向とし、Ｚ軸方向に垂直な方向をＸ軸方向とし、Ｚ軸及びＸ軸の双方に垂直な方向をＹ軸方向とする。Ｚ軸の正方向は、凹部Ｄ１の深さ方向（下方向）とする。
【００１０】
半導体パッケージ１００は、凹部Ｄ１内の第１ダイパッド１１０上に配置された抵抗チップ１０（半導体装置）と、凹部Ｄ１内の第２ダイパッド１２０上に配置された増幅器チップ２０（半導体装置）とを備えている。半導体パッケージ１００の凹部Ｄ１の開口端は、図示しない蓋材で封止され、凹部Ｄ１内は密閉空間とされている。蓋材の材料は樹脂等の絶縁材料とすることができ、凹部Ｄ１内は気体を充填してもよく、絶縁材料を充填してもよい。
（【００１１】以降は省略されています）

関連特許