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公開番号2025158409
公報種別公開特許公報(A)
公開日2025-10-17
出願番号2024060918
出願日2024-04-04
発明の名称スイッチング素子
出願人株式会社デンソー,トヨタ自動車株式会社,株式会社ミライズテクノロジーズ
代理人弁理士法人快友国際特許事務所
主分類H10D 30/66 20250101AFI20251009BHJP()
要約【課題】アバランシェ駆動時におけるホールの集中を抑制する。
【解決手段】素子領域は、第2導電型の複数の第1接続領域であって、トレンチ間領域の一部に配置されており、半導体基板の上面からソース領域およびボディ領域を貫通して第1ディープ領域に到達している、第1接続領域を備えている。周辺領域は、第2導電型の第2接続領域であって、半導体基板の上面から第2ディープ領域に到達している、第2接続領域を備えている。層間絶縁膜の開口部は、第1開口領域および第2開口領域を備えている。第1開口領域は、素子領域の少なくとも一部を含む領域である。第2開口領域は、周辺領域の一部に配置されている領域であり、素子領域の周囲を囲んでいる領域である。開口部内の半導体基板の上面には、上部電極が設けられている。
【選択図】図2
特許請求の範囲【請求項１】
スイッチング素子（１）であって、
デバイス構造が形成されている素子領域（１０）と、前記素子領域の周囲に設けられている周辺領域（１１）と、を有する半導体基板（１２）と、
前記半導体基板の上面の一部に配置されており、開口部を備えている層間絶縁膜（２０）と、
前記開口部内の前記半導体基板の前記上面に設けられている上部電極（２２）と、
前記半導体基板の下面に設けられている下部電極（２４）と、
を備えており、
前記半導体基板の前記素子領域は、
前記半導体基板の上面に配置されている複数のトレンチ（１４）であって、第１方向（ｘ）に直線状に伸びているとともに、前記第１方向に交差する第２方向（ｙ）に間隔を空けて配置されている、前記トレンチと、
前記トレンチの内面を覆っているゲート絶縁膜（１６）と、
前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（１８）と、
複数の前記トレンチによって挟まれた領域であるトレンチ間領域に配置されており、前記半導体基板の前記上面に表出している第１導電型（ｎ）のソース領域（４０）と、
前記トレンチ間領域に配置されており、前記ソース領域の下側に配置されている第２導電型（ｐ）のボディ領域（４２）と、
複数の前記トレンチの下部に跨って分布しており、前記ボディ領域の下面に接しているとともに前記トレンチの下部に接している、第１導電型（ｎ）の第１ドリフト領域（４４Ａ）と、
第２導電型（ｐ）の複数の第１ディープ領域（５０Ａ）であって、前記第１ドリフト領域に囲まれた範囲に配置されており、前記ボディ領域から間隔を空けて前記ボディ領域よりも下側に配置されており、前記半導体基板の厚み方向において前記トレンチの下端を含む範囲または前記トレンチの下端よりも下側に配置されている、前記第１ディープ領域と、
第２導電型（ｐ）の複数の第１接続領域（５２Ａ）であって、前記トレンチ間領域の一部に配置されており、前記半導体基板の前記上面から前記ソース領域および前記ボディ領域を貫通して前記第１ディープ領域に到達している、前記第１接続領域と、
を備えており、
前記半導体基板の前記周辺領域は、
第１導電型（ｎ）の第２ドリフト領域（４４Ｂ）であって、前記素子領域に配置されている前記第１ドリフト領域と連続している、前記第２ドリフト領域と、
第２導電型（ｐ）の複数の第２ディープ領域（５０Ｂ）であって、前記第２ドリフト領域に囲まれた範囲に配置されており、前記素子領域に配置されている複数の前記第１ディープ領域の各々と連続している、前記第２ディープ領域と、
第２導電型（ｐ）の第２接続領域（５２Ｂ）であって、前記半導体基板の前記上面から前記第２ディープ領域に到達している、前記第２接続領域と、
を備えており、
前記層間絶縁膜の前記開口部は、第１開口領域（ＡＰ１）および第２開口領域（ＡＰ２）を備えており、
前記第１開口領域は、前記素子領域の少なくとも一部を含む領域であり、
前記第２開口領域は、前記周辺領域の一部に配置されている領域であり、前記素子領域の周囲を囲んでいる領域である、
スイッチング素子。
続きを表示（約 3,300 文字）【請求項２】
前記半導体基板の前記上面の垂直上方視において、複数の前記第１ディープ領域は、前記第２方向（ｙ）に沿って直線状に伸びているとともに前記第１方向（ｘ）に間隔を空けて配置されている、請求項１に記載のスイッチング素子。
【請求項３】
前記垂直上方視において、複数の前記トレンチ間領域と複数の前記第１ディープ領域との交差部（６０）が、格子状に複数配置されており、
複数の前記交差部のうちの一部に、前記第１接続領域が配置されている、請求項２に記載のスイッチング素子。
【請求項４】
前記スイッチング素子は、半導体チップに形成されており、
前記半導体チップは、前記第１方向（ｘ）に伸びている第１チップ辺（１２ｘ）と、前記第２方向（ｙ）に伸びている第２チップ辺（１２ｙ）と、を備える矩形形状を有しており、
前記開口部は、前記半導体チップの領域内に配置されており、前記第１方向（ｘ）に伸びている第１開口辺（ＡＰｘ）と、前記第２方向（ｙ）に伸びている第２開口辺（ＡＰｙ）と、を備える矩形形状を有しており、
前記素子領域は、前記開口部の領域内に配置されており、前記第１方向（ｘ）に伸びている第１素子領域辺（１０ｘ）と、前記第２方向（ｙ）に伸びている第２素子領域辺（１０ｙ）と、を備える矩形形状を有しており、
前記第１チップ辺と前記第１開口辺との間は第１距離を有しており、
前記第１開口辺と前記第１素子領域辺との間は第１幅を有しており、
前記第２チップ辺と前記第２開口辺との間は第２距離を有しており、
前記第２開口辺と前記第２素子領域辺との間は第２幅を有しており、
前記第２距離よりも前記第１距離の方が大きい場合には、前記第２幅よりも前記第１幅の方が大きくされており、
前記第１距離よりも前記第２距離の方が大きい場合には、前記第１幅よりも前記第２幅の方が大きくされている、請求項１－３の何れか１項に記載のスイッチング素子。
【請求項５】
スイッチング素子であって、
デバイス構造が形成されている素子領域（１０）と、前記素子領域の周囲に設けられている周辺領域（１１）と、を有する半導体基板（１２）と、
前記半導体基板の上面に設けられている上部電極（２２）と、
前記半導体基板の下面に設けられている下部電極（２４）と、
を備えており、
前記半導体基板の前記素子領域は、
前記半導体基板の上面に配置されている複数のトレンチ（１４）であって、第１方向（ｘ）に直線状に伸びているとともに、前記第１方向に交差する第２方向（ｙ）に間隔を空けて配置されている、前記トレンチと、
前記トレンチの内面を覆っているゲート絶縁膜（１６）と、
前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（１８）と、
複数の前記トレンチによって挟まれた領域であるトレンチ間領域に配置されており、前記半導体基板の前記上面に表出している第１導電型（ｎ）のソース領域（４０）と、
前記トレンチ間領域に配置されており、前記ソース領域の下側に配置されている第２導電型（ｐ）のボディ領域（４２）と、
複数の前記トレンチの下部に跨って分布しており、前記ボディ領域の下面に接しているとともに前記トレンチの下部に接している、第１導電型（ｎ）の第１ドリフト領域（４４Ａ）と、
第２導電型（ｐ）の複数の第１ディープ領域（５０Ａ）であって、前記第１ドリフト領域に囲まれた範囲に配置されており、前記ボディ領域から間隔を空けて前記ボディ領域よりも下側に配置されており、前記半導体基板の厚み方向において前記トレンチの下端を含む範囲または前記トレンチの下端よりも下側に配置されている、前記第１ディープ領域と、
第２導電型（ｐ）の複数の第１接続領域（５２Ａ）であって、前記トレンチ間領域の一部に配置されており、前記半導体基板の前記上面から前記ソース領域および前記ボディ領域を貫通して前記第１ディープ領域に到達している、前記第１接続領域と、
を備えており、
前記半導体基板の前記周辺領域は、
第１導電型（ｎ）の第２ドリフト領域（４４Ｂ）であって、前記素子領域に配置されている前記第１ドリフト領域と連続している、前記第２ドリフト領域と、
第２導電型（ｐ）の複数の第２ディープ領域（５０Ｂ）であって、前記第２ドリフト領域に囲まれた範囲に配置されており、前記素子領域に配置されている複数の前記第１ディープ領域の各々と連続している、前記第２ディープ領域と、
第２導電型（ｐ）の第２接続領域（５２Ｂ）であって、前記半導体基板の前記上面から前記第２ディープ領域に到達している、前記第２接続領域と、
を備えており、
前記半導体基板の前記上面の垂直上方視において、複数の前記第１ディープ領域は、前記第２方向（ｙ）に沿って直線状に伸びているとともに前記第１方向（ｘ）に間隔を空けて配置されており、
前記垂直上方視において、複数の前記トレンチ間領域と複数の前記第１ディープ領域との交差部（６０）が、格子状に複数配置されており、
前記素子領域は、前記第１方向に伸びている第１素子領域辺（１０ｘ）と、前記第２方向に伸びている第２素子領域辺（１０ｙ）と、を備える矩形形状を有しており、
複数の前記交差部は、前記第２素子領域辺に隣接しており前記第２方向に沿って一列に配置されている第１の境界領域グループ（ＢＧ１）と、前記第１の境界領域グループよりも前記素子領域の内側に配置されている内部領域グループ（ＩＧ）と、を含んでおり、
前記第１の境界領域グループに含まれる複数の前記交差部のうちの少なくとも一つに前記第１接続領域が配置されているとともに、前記内部領域グループに含まれる複数の前記交差部のうちの一部に前記第１接続領域が配置されており、
前記第１の境界領域グループにおいて前記第１接続領域が配置されている割合は、前記内部領域グループにおいて前記第１接続領域が配置されている割合よりも高い、
スイッチング素子。
【請求項６】
前記第１の境界領域グループに含まれる複数の前記交差部の全てに、前記第１接続領域が配置されている、請求項５に記載のスイッチング素子。
【請求項７】
前記第１の境界領域グループに含まれる複数の前記交差部において、互いに隣接する前記交差部の間に前記第１接続領域が配置されている、請求項６に記載のスイッチング素子。
【請求項８】
前記第１の境界領域グループに含まれる複数の前記交差部の全てに配置されている前記第１接続領域は、前記第２方向（ｙ）に沿って直線状に連続的に伸びている、請求項７に記載のスイッチング素子。
【請求項９】
複数の前記交差部は、前記第１素子領域辺に隣接しており前記第１方向に沿って一列に配置されている第２の境界領域グループ（ＢＧ２）をさらに含んでおり、
前記第２の境界領域グループのうちの少なくとも一部に前記第１接続領域が配置されており、
前記第２の境界領域グループにおいて前記第１接続領域が配置されている割合は、前記内部領域グループにおいて前記第１接続領域が配置されている割合よりも高い、請求項５－８の何れか１項に記載のスイッチング素子。
【請求項１０】
前記半導体基板の前記上面の垂直上方視において、複数の前記第１ディープ領域は、前記第２方向（ｙ）に沿って直線状に伸びているとともに前記第１方向（ｘ）に間隔を空けて配置されている、請求項５に記載のスイッチング素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本明細書に開示の技術は、スイッチング素子に関する。
続きを表示（約 4,700 文字）【０００２】
特許文献１には、トレンチゲート型のスイッチング素子が開示されている。このスイッチング素子では、ｎ型のドリフト層の内部にｐ型の複数のディープ層が設けられている。半導体基板の厚み方向において、各ディープ層は、トレンチの下端よりも下側に配置されている。また、特許文献１のスイッチング素子は、ｐ型の複数の接続領域を有している。各接続領域は、各ディープ層をｐ型のボディ層に接続している。このように、各ディープ層を、ボディ層と接続領域とを介して上部電極へ接続することにより、トレンチ下端を覆うゲート絶縁膜に印加される電界を抑制できる。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－０８３７９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
スイッチング素子が、素子領域と、素子領域の周囲に設けられている周辺領域と、を備える場合がある。素子領域は、デバイス構造が形成されている領域であり、その上面が上部電極と電気的に接続されている領域である。周辺領域は、デバイス構造が形成されておらず、その上面の少なくとも一部が上部電極と絶縁されている領域である。すなわち、素子領域内のディープ層は接続領域を介して上部電極へ接続されているが、周辺領域内のディープ層は上部電極に接続されていない。このようなスイッチング素子がアバランシェ駆動するときには、各ディープ層では、ホットキャリア（ホール）が発生する。素子領域内のディープ層で発生したホールは、素子領域内の接続領域を介して上部電極へ流れる。一方、周辺領域内のディープ層で発生したホールは、近傍に位置している、素子領域内の接続領域を経由して、上部電極へ流れる。すると、素子領域内に配置されている複数の接続領域のうち、素子領域と周辺領域との境界近傍に配置されている接続領域に、ホールが集中してしまう場合がある。その結果、発熱による破壊が発生してしまうおそれがある。
【課題を解決するための手段】
【０００５】
本明細書が開示する第１のスイッチング素子は、デバイス構造が形成されている素子領域（１０）と、素子領域の周囲に設けられている周辺領域（１１）と、を有する半導体基板（１２）と、半導体基板の上面の一部に配置されており、開口部を備えている層間絶縁膜（２０）と、開口部内の半導体基板の上面に設けられている上部電極（２２）と、半導体基板の下面に設けられている下部電極（２４）と、を備えている。半導体基板の素子領域は、半導体基板の上面に配置されている複数のトレンチ（１４）であって、第１方向（ｘ）に直線状に伸びているとともに、第１方向に交差する第２方向（ｙ）に間隔を空けて配置されている、トレンチを備えている。素子領域は、トレンチの内面を覆っているゲート絶縁膜（１６）を備えている。素子領域は、トレンチ内に配置されており、ゲート絶縁膜によって半導体基板から絶縁されているゲート電極（１８）を備えている。素子領域は、複数のトレンチによって挟まれた領域であるトレンチ間領域に配置されており、半導体基板の上面に表出している第１導電型（ｎ）のソース領域（４０）を備えている。素子領域は、トレンチ間領域に配置されており、ソース領域の下側に配置されている第２導電型（ｐ）のボディ領域（４２）を備えている。素子領域は、複数のトレンチの下部に跨って分布しており、ボディ領域の下面に接しているとともにトレンチの下部に接している、第１導電型（ｎ）の第１ドリフト領域（４４Ａ）を備えている。素子領域は、第２導電型（ｐ）の複数の第１ディープ領域（５０Ａ）であって、第１ドリフト領域に囲まれた範囲に配置されており、ボディ領域から間隔を空けてボディ領域よりも下側に配置されており、半導体基板の厚み方向においてトレンチの下端を含む範囲またはトレンチの下端よりも下側に配置されている、第１ディープ領域を備えている。素子領域は、第２導電型（ｐ）の複数の第１接続領域（５２Ａ）であって、トレンチ間領域の一部に配置されており、半導体基板の上面からソース領域およびボディ領域を貫通して第１ディープ領域に到達している、第１接続領域を備えている。半導体基板の周辺領域は、第１導電型（ｎ）の第２ドリフト領域（４４Ｂ）であって、素子領域に配置されている第１ドリフト領域と連続している、第２ドリフト領域を備えている。周辺領域は、第２導電型（ｐ）の複数の第２ディープ領域（５０Ｂ）であって、第２ドリフト領域に囲まれた範囲に配置されており、素子領域に配置されている複数の第１ディープ領域の各々と連続している、第２ディープ領域を備えている。周辺領域は、第２導電型（ｐ）の第２接続領域（５２Ｂ）であって、半導体基板の上面から第２ディープ領域に到達している、第２接続領域を備えている。層間絶縁膜の開口部は、第１開口領域（ＡＰ１）および第２開口領域（ＡＰ２）を備えている。第１開口領域は、素子領域の少なくとも一部を含む領域である。第２開口領域は、周辺領域の一部に配置されている領域であり、素子領域の周囲を囲んでいる領域である。
【０００６】
本明細書が開示する上記第１のスイッチング素子では、周辺領域に形成されている第２接続領域のうち、第２開口領域内に位置する第２接続領域を、上部電極に電気的に接続することができる。これにより、第２ディープ領域から上部電極へ至るホール経路を、素子領域の周囲を囲むように配置することができる。従って、アバランシェ駆動時に周辺領域内の第２ディープ領域で発生したホールを、第２開口領域内の第２接続領域を用いて直接に上部電極に流すことができる。これにより、素子領域と周辺領域との境界近傍に配置されている第１接続領域に、ホールが集中して流れることを抑制することができる。発熱による破壊を防止することが可能となる。
【０００７】
本明細書が開示する第２のスイッチング素子は、デバイス構造が形成されている素子領域（１０）と、素子領域の周囲に設けられている周辺領域（１１）と、を有する半導体基板（１２）と、半導体基板の上面に設けられている上部電極（２２）と、半導体基板の下面に設けられている下部電極（２４）と、を備えている。半導体基板の素子領域は、半導体基板の上面に配置されている複数のトレンチ（１４）であって、第１方向（ｘ）に直線状に伸びているとともに、第１方向に交差する第２方向（ｙ）に間隔を空けて配置されている、トレンチを備えている。素子領域は、トレンチの内面を覆っているゲート絶縁膜（１６）を備えている。素子領域は、トレンチ内に配置されており、ゲート絶縁膜によって半導体基板から絶縁されているゲート電極（１８）を備えている。素子領域は、複数のトレンチによって挟まれた領域であるトレンチ間領域に配置されており、半導体基板の上面に表出している第１導電型（ｎ）のソース領域（４０）を備えている。トレンチ間領域に配置されており、ソース領域の下側に配置されている第２導電型（ｐ）のボディ領域（４２）を備えている。素子領域は、複数のトレンチの下部に跨って分布しており、ボディ領域の下面に接しているとともにトレンチの下部に接している、第１導電型（ｎ）の第１ドリフト領域（４４Ａ）を備えている。素子領域は、第２導電型（ｐ）の複数の第１ディープ領域（５０Ａ）であって、第１ドリフト領域に囲まれた範囲に配置されており、ボディ領域から間隔を空けてボディ領域よりも下側に配置されており、半導体基板の厚み方向においてトレンチの下端を含む範囲またはトレンチの下端よりも下側に配置されている、第１ディープ領域を備えている。素子領域は、第２導電型（ｐ）の複数の第１接続領域（５２Ａ）であって、トレンチ間領域の一部に配置されており、半導体基板の上面からソース領域およびボディ領域を貫通して第１ディープ領域に到達している、第１接続領域を備えている。半導体基板の周辺領域は、第１導電型（ｎ）の第２ドリフト領域（４４Ｂ）であって、素子領域に配置されている第１ドリフト領域と連続している、第２ドリフト領域を備えている。周辺領域は、第２導電型（ｐ）の複数の第２ディープ領域（５０Ｂ）であって、第２ドリフト領域に囲まれた範囲に配置されており、素子領域に配置されている複数の第１ディープ領域の各々と連続している、第２ディープ領域を備えている。周辺領域は、第２導電型（ｐ）の第２接続領域（５２Ｂ）であって、半導体基板の上面から第２ディープ領域に到達している、第２接続領域を備えている。半導体基板の上面の垂直上方視において、複数の第１ディープ領域は、第２方向（ｙ）に沿って直線状に伸びているとともに第１方向（ｘ）に間隔を空けて配置されている。垂直上方視において、複数のトレンチ間領域と複数の第１ディープ領域との交差部（６０）が、格子状に複数配置されている。素子領域は、第１方向に伸びている第１素子領域辺（１０ｘ）と、第２方向に伸びている第２素子領域辺（１０ｙ）と、を備える矩形形状を有している。複数の交差部は、第２素子領域辺に隣接しており第２方向に沿って一列に配置されている第１の境界領域グループ（ＢＧ１）と、第１の境界領域グループよりも素子領域の内側に配置されている内部領域グループ（ＩＧ）と、を含んでいる。第１の境界領域グループに含まれる複数の交差部のうちの少なくとも一つに第１接続領域が配置されているとともに、内部領域グループに含まれる複数の交差部のうちの一部に第１接続領域が配置されている。第１の境界領域グループにおいて第１接続領域が配置されている割合は、内部領域グループにおいて第１接続領域が配置されている割合よりも高い。
【０００８】
本明細書が開示する上記第２のスイッチング素子では、素子領域と周辺領域との境界の方が、素子領域の内部側よりも、素子領域内に配置されている第１接続領域の配置割合を高くすることができる。これにより、アバランシェ駆動時に周辺領域内の第２ディープ領域で発生したホールを、配置割合が高められている第１接続領域を経由して、上部電極に流すことができる。ホールが集中して流れることを抑制できるため、発熱による破壊を防止することが可能となる。
【図面の簡単な説明】
【０００９】
スイッチング素子１の上面図。
図１の領域Ｒ２における拡大上面図。
素子領域１０の斜視図。
図２のIV－IV線における断面図。
図２のV－V線における断面図。
スイッチング素子１の上面図。
比較例のスイッチング素子１００１の上面図。
実施例２のスイッチング素子２０１の上面図。
実施例２の第１変形例に係るスイッチング素子３０１の上面図。
【発明を実施するための形態】
【実施例】
【００１０】
（スイッチング素子１の概略構造）
以下、図面を参照し、本実施形態の半導体装置について説明する。なお、図示明瞭化を目的として、繰り返し形成されている構造については、その一部のみに符号を付することができる。以下では、半導体基板１２の上面１２ａに平行な一方向をｘ方向といい、上面１２ａに平行かつｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。
（【００１１】以降は省略されています）

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