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公開番号2025112516
公報種別公開特許公報(A)
公開日2025-08-01
出願番号2024006781
出願日2024-01-19
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人高橋・林アンドパートナーズ
主分類H10B 43/50 20230101AFI20250725BHJP()
要約【課題】動作速度と信頼性を向上した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ビット線と、ビット線の上方に配置され、複数の第1絶縁層および複数の第1導電層が交互に積層され、第1階段領域と、第1ブリッジ領域と、を有する第1積層体と、第1積層体の上方に配置され、複数の第2絶縁層および複数の第2導電層が交互に積層され、第2階段領域と、第2ブリッジ領域と、を有する第2積層体と、を備え、複数の第1導電層のうちの最下層についての第1ブリッジ領域の第3方向の幅は、複数の第2導電層のうちの最下層についての第2ブリッジ領域の第3方向の幅より大きい。
【選択図】図7B
特許請求の範囲【請求項１】
ビット線と、
前記ビット線の上方に配置され、第１方向に複数の第１絶縁層および複数の第１導電層が交互に積層され、前記第１方向と交差する第２方向における中央に、前記複数の第１導電層の端部を前記第２方向に階段状にした第１階段領域と、前記第１方向および前記第２方向に交差する第３方向に前記第１階段領域と隣接して設けられ、前記複数の第１導電層のそれぞれについて、前記第１階段領域を挟んで前記第２方向両側のメモリセル領域同士を電気的に接続する第１ブリッジ領域と、を有する第１積層体と、
前記第１積層体の上方に配置され、前記第１方向に複数の第２絶縁層および複数の第２導電層が交互に積層され、前記第２方向における中央に、前記複数の第２導電層の端部を前記第２方向に階段状にした第２階段領域と、前記第３方向に前記第２階段領域と隣接して設けられ、前記複数の第２導電層のそれぞれについて、前記第２階段領域を挟んで前記第２方向両側のメモリセル領域同士を電気的に接続する第２ブリッジ領域と、を有する第２積層体と、を備え、
前記複数の第１導電層のうちの最下層についての前記第１ブリッジ領域の前記第３方向の幅は、前記複数の第２導電層のうちの最下層についての前記第２ブリッジ領域の前記第３方向の幅より大きい、半導体記憶装置。
続きを表示（約 880 文字）【請求項２】
前記複数の第１導電層のうちの最下層についての前記第１ブリッジ領域の前記第３方向の幅１００％に対して、前記複数の第２導電層のうちの最下層についての前記第２ブリッジ領域の前記第３方向の幅は４０％以上８０％以下の範囲である、請求項１に記載の半導体記憶装置。
【請求項３】
前記第２積層体の上方に配置され、前記第１方向に複数の第３絶縁層および複数の第３導電層が交互に積層され、前記第２方向における中央に、前記複数の第３導電層の端部を前記第２方向に階段状にした第３階段領域と、前記第３方向に前記第３階段領域と隣接して設けられ、前記複数の第３導電層のそれぞれについて、前記第３階段領域を挟んで前記第２方向両側のメモリセル領域同士を電気的に接続する第３ブリッジ領域と、を有する第３積層体をさらに備え、
前記複数の第３導電層のうちの最下層についての前記第３ブリッジ領域の前記第３方向の幅は、前記複数の第２導電層のうちの最下層についての前記第２ブリッジ領域の前記第３方向の幅より大きい、請求項１に記載の半導体記憶装置。
【請求項４】
前記複数の第３導電層のうちの最下層についての前記第３ブリッジ領域の前記第３方向の幅１００％に対して、前記複数の第２導電層のうちの最下層についての前記第２ブリッジ領域の前記第３方向の幅は４０％以上８０％以下の範囲である、請求項３に記載の半導体記憶装置。
【請求項５】
前記複数の第１導電層のうちの最下層についての前記第１ブリッジ領域の前記第３方向の幅は、前記複数の第３導電層のうちの最下層についての前記第３ブリッジ領域の前記第３方向の幅より大きい、請求項３に記載の半導体記憶装置。
【請求項６】
前記複数の第１導電層のうちの最下層についての前記第１ブリッジ領域の前記第３方向の幅１００％に対して、前記複数の第３導電層のうちの最下層についての前記第３ブリッジ領域の前記第３方向の幅は５０％以上１００％未満の範囲である、請求項５に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本開示の実施形態は、半導体記憶装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリを用いた半導体パッケージが知られている。このようなＮＡＮＤ型フラッシュメモリを大容量化するために、多くのメモリセルを積層した構成をとる３次元ＮＡＮＤ型フラッシュメモリが実用化されている。このような積層型の３次元ＮＡＮＤ型フラッシュメモリにおいては、動作速度と信頼性を向上することが課題となる。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－０４８３７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示に係る実施形態は、動作速度と信頼性を向上した半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一実施形態に係る半導体記憶装置は、ビット線と、ビット線の上方に配置され、第１方向に複数の第１絶縁層および複数の第１導電層が交互に積層され、第１方向と交差する第２方向における中央に、複数の第１導電層の端部を第２方向に階段状にした第１階段領域と、第１方向および第２方向に交差する第３方向に第１階段領域と隣接して設けられ、複数の第１導電層のそれぞれについて、第１階段領域を挟んで第２方向両側のメモリセル領域同士を電気的に接続する第１ブリッジ領域と、を有する第１積層体と、第１積層体の上方に配置され、第１方向に複数の第２絶縁層および複数の第２導電層が交互に積層され、第２方向における中央に、複数の第２導電層の端部を第２方向に階段状にした第２階段領域と、第３方向に第２階段領域と隣接して設けられ、複数の第２導電層のそれぞれについて、第２階段領域を挟んで第２方向両側のメモリセル領域同士を電気的に接続する第２ブリッジ領域と、を有する第２積層体と、を備え、複数の第１導電層のうちの最下層についての第１ブリッジ領域の第３方向の幅は、複数の第２導電層のうちの最下層についての第２ブリッジ領域の第３方向の幅より大きい。
【図面の簡単な説明】
【０００６】
一実施形態に係る半導体記憶装置の全体構成を示す断面図である。
一実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す断面図である。
一実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。
一実施形態に係る半導体記憶装置の接続領域の概略を示す斜視図である。
一実施形態に係る半導体記憶装置の接続領域の概略を示す拡大斜視図である。
一実施形態に係る半導体記憶装置のワード線の構成例を示す斜視図である。
一実施形態に係る半導体記憶装置の接続領域を示す拡大上面図である。
一実施形態に係る半導体記憶装置の接続領域を示す拡大断面図である。
【発明を実施するための形態】
【０００７】
以下、本実施形態にかかる半導記憶体装置について図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号又は同一符号の後にアルファベットが追加された符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態は、発明の要旨を逸脱しない範囲において種々の変更を加えることができる。これら実施形態やその変形例は、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０００８】
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図面において、既出の図面に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
【０００９】
本明細書において「αはＡ、Ｂ又はＣ」を含む、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
【００１０】
以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
（【００１１】以降は省略されています）

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