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公開番号2025121849
公報種別公開特許公報(A)
公開日2025-08-20
出願番号2025002612
出願日2025-01-08
発明の名称半導体パッケージ及びその製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H01L 23/12 20060101AFI20250813BHJP(基本的電気素子)
要約【課題】放熱特性を極大化してスモールフォームファクタを具現しうる半導体パッケージ、及びその製造方法を提供する。
【解決手段】半導体パッケージは、第1再配線基板;第1再配線基板上に第1方向に右側に配置され、貫通電極を備えた第1半導体チップ;第1半導体チップに隣接して第1再配線基板上に第1方向に左側に配置された第1貫通ポスト;第1半導体チップと第1貫通ポスト上に配置された第2再配線基板;第2再配線基板上に第1方向に左側に配置された半導体素子;及び半導体素子に隣接して第2再配線基板上に第1方向に右側に配置された第2半導体チップ;を含む。
【選択図】図1B

特許請求の範囲【請求項１】
第１再配線基板と、
前記第１再配線基板上に第１方向に右側に配置され、貫通電極を備えた第１半導体チップと、
前記第１半導体チップに隣接して、前記第１再配線基板上に前記第１方向に左側に配置された第１貫通ポストと、
前記第１半導体チップと第１貫通ポスト上に配置された第２再配線基板と、
前記第２再配線基板上に前記第１方向に左側に配置された半導体素子と、
前記半導体素子に隣接して、前記第２再配線基板上に前記第１方向に右側に配置された第２半導体チップと、を含む、半導体パッケージ。
続きを表示（約 1,500 文字）【請求項２】
前記第１半導体チップは、下面上に配置された第１連結端子を介して前記第１再配線基板に連結され、上面上に配置された第２連結端子と前記貫通電極を介して前記第２再配線基板に連結されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記第１半導体チップは、前記第２再配線基板及び前記第２連結端子を介して前記第２半導体チップに連結されることを特徴とする請求項２に記載の半導体パッケージ。
【請求項４】
前記半導体素子は、前記第１貫通ポスト、及び前記第１方向に前記第１半導体チップの左側部分とオーバーラップされ、
前記第２半導体チップは、前記第１方向に前記第１半導体チップの中央部分と右側部分にオーバーラップされることを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
前記第１再配線基板上に、前記第１方向に前記第１半導体チップの右側に隣接した部分、及び前記第１方向に垂直な第２方向に前記第１半導体チップの両側に隣接した部分のうち、少なくとも一部に配置された第２貫通ポストをさらに含み、
前記第１貫通ポスト及び第２貫通ポストは、前記第１再配線基板と第２再配線基板とを連結することを特徴とする請求項４に記載の半導体パッケージ。
【請求項６】
前記第１再配線基板と前記第２再配線基板との間に配置され、前記第１半導体チップを密封する第１密封材と、
前記第２再配線基板上に配置され、前記半導体素子と第２半導体チップとを密封する第２密封材をさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項７】
前記第２半導体チップの上面は、前記第２密封材から露出されることを特徴とする請求項６に記載の半導体パッケージ。
【請求項８】
前記半導体素子は、メモリチップ、またはメモリパッケージであり、
前記第１半導体チップと第２半導体チップは、ロジックチップであることを特徴とする請求項１に記載の半導体パッケージ。
【請求項９】
第１再配線基板と、
前記第１再配線基板上に第１方向に右側に配置され、貫通電極を備えた第１半導体チップと、
前記第１再配線基板上に配置され、前記第１半導体チップを密封する第１密封材と、
前記第１半導体チップに隣接して前記第１再配線基板上に前記第１方向に左側に配置され、前記第１密封材を貫通して延びた第１貫通ポストと、
前記第１半導体チップと第１貫通ポスト上に配置された第２再配線基板と、
前記第２再配線基板上に前記第１方向に左側に配置された半導体素子と、
前記半導体素子に隣接して前記第２再配線基板上に前記第１方向に右側に配置された第２半導体チップと、
前記第２再配線基板上に配置され、前記半導体素子と前記第２半導体チップとを密封する第２密封材と、を含み、
前記半導体素子と前記第２半導体チップの上面は、前記第２密封材から露出される、半導体パッケージ。
【請求項１０】
前記第１半導体チップは、下面上に配置された第１連結端子を介して前記第１再配線基板に連結され、上面上に配置された第２連結端子と前記貫通電極を介して前記第２再配線基板に連結され、
前記第１半導体チップは、前記第２再配線基板及び前記第２連結端子を介して前記第２半導体チップに連結されることを特徴とする請求項９に記載の半導体パッケージ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体パッケージに係り、特に、半導体チップの上部と下部に再配線基板を含む半導体パッケージ、及びその製造方法に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
電子産業の飛躍的な発展及びユーザの要求によって電子機器は、さらに小型化及び軽量化されている。電子機器の小型化及び軽量化により、それに使用される半導体パッケージも小型化及び軽量化され、かつ半導体パッケージは、高性能及び大容量と共に、高い信頼性が要求されている。そのような半導体パッケージが高性能及び高容量化されることにより、半導体パッケージの消費電力が増加している。これにより、半導体パッケージの小型化と性能向上、及び半導体パッケージの放熱特性に対する重要度が高くなりつつある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の技術的思想が解決しようとする課題は、放熱特性を極大化し、スモールフォームファクタを具現することができる半導体パッケージ、及びその製造方法を提供することである。
【０００４】
また、本発明の技術的思想が解決しようとする課題は、前述した課題に制限されず、他の課題は、下記記載から通常の技術者に明確に理解されうる。
【課題を解決するための手段】
【０００５】
本発明の技術的思想は、前記課題を解決するために、第１再配線基板；前記第１再配線基板上に第１方向に右側に配置され、貫通電極を備えた第１半導体チップ；前記第１半導体チップに隣接して前記第１再配線基板上に前記第１方向に左側に配置された第１貫通ポスト；前記第１半導体チップと第１貫通ポスト上に配置された第２再配線基板；前記第２再配線基板上に前記第１方向に左側に配置された半導体素子；及び前記半導体素子に隣接して前記第２再配線基板上に前記第１方向に右側に配置された第２半導体チップ；を含む、半導体パッケージを提供する。
【０００６】
また、本発明の技術的思想は、前記課題を解決するために、第１再配線基板；前記第１再配線基板上に第１方向に右側に配置され、貫通電極を備えた第１半導体チップ；前記第１再配線基板上に配置され、前記第１半導体チップを密封する第１密封材；前記第１半導体チップに隣接して前記第１再配線基板上に前記第１方向に左側に配置され、前記第１密封材を貫通して延びた第１貫通ポスト；前記第１半導体チップと第１貫通ポスト上に配置された第２再配線基板；前記第２再配線基板上に前記第１方向に左側に配置された半導体素子；前記半導体素子に隣接して前記第２再配線基板上に前記第１方向に右側に配置された第２半導体チップ；及び前記第２再配線基板上に配置され、前記半導体素子と前記第２半導体チップとを密封する第２密封材；を含み、前記半導体素子と前記第２半導体チップの上面は、前記第２密封材から露出された、半導体パッケージを提供する。
【０００７】
さらに、本発明の技術的思想は、前記課題を解決するために、第１再配線基板；前記第１再配線基板上に配置され、貫通電極を備えた第１半導体チップ；前記第１半導体チップ上に配置された第２再配線基板；前記第２再配線基板上に第１方向に左側に配置された半導体素子；及び前記半導体素子に隣接して前記第２再配線基板上に前記第１方向に右側に配置された第２半導体チップ；を含む、半導体パッケージを提供する。
【０００８】
一方、本発明の技術的思想は、前記課題を解決するために、第１キャリア基板上に上部再配線基板を形成する段階；前記上部再配線基板の第１面上に半導体素子とトップ半導体チップを付着する段階；前記第１面とは反対側の前記上部再配線基板の第２面上にボトム半導体チップを付着する段階；前記ボトム半導体チップ上に下部再配線基板を形成する段階；及び前記下部再配線基板上に受動素子と外部連結端子を付着する段階；を含み、前記ボトム半導体チップは貫通電極を備えた、半導体パッケージの製造方法を提供する。
【図面の簡単な説明】
【０００９】
本発明の一実施例による半導体パッケージに対する平面図である。
本発明の一実施例による半導体パッケージに対する断面図である。
図１Ｂの半導体パッケージにおいて、メモリ素子の構造をさらに詳細に示す断面図である。
図１Ｂの半導体パッケージにおいて、メモリ素子の構造をさらに詳細に示す断面図である。
図１Ｂの半導体パッケージにおいて、メモリ素子の構造をさらに詳細に示す断面図である。
発明の実施例による半導体パッケージに対する平面図である。
発明の実施例による半導体パッケージに対する平面図である。
本発明の一実施例による半導体パッケージに対する断面図である。
本発明の一実施例による半導体パッケージの製造方法の過程を概略的に示す断面図である。
本発明の一実施例による半導体パッケージの製造方法の過程を概略的に示す断面図である。
本発明の一実施例による半導体パッケージの製造方法の過程を概略的に示す断面図である。
本発明の一実施例による半導体パッケージの製造方法の過程を概略的に示す断面図である。
本発明の一実施例による半導体パッケージの製造方法の過程を概略的に示す断面図である。
本発明の一実施例による半導体パッケージの製造方法の過程を概略的に示す断面図である。
本発明の一実施例による半導体パッケージの製造方法の過程を概略的に示す断面図である。
本発明の一実施例による半導体パッケージの製造方法の過程を概略的に示す断面図である。
本発明の一実施例による半導体パッケージの製造方法の過程を概略的に示す断面図である。
本発明の一実施例による半導体パッケージの製造方法の過程を概略的に示す断面図である。
図５Ｅの段階をさらに詳細に具体的に示す断面図である。
図５Ｅの段階をさらに詳細に具体的に示す断面図である。
図５Ｅの段階をさらに詳細に具体的に示す断面図である。
図５Ｅの段階をさらに詳細に具体的に示す断面図である。
図５Ｅの段階をさらに詳細に具体的に示す断面図である。
図５Ｅの段階をさらに詳細に具体的に示す断面図である。
本発明の一実施例による半導体パッケージの製造方法の過程を概略的に示す断面図である。
本発明の一実施例による半導体パッケージの製造方法の過程を概略的に示す断面図である。
本発明の一実施例による半導体パッケージの製造方法の過程を概略的に示す断面図である。
【発明を実施するための形態】
【００１０】
以下、添付図面に基づいて本発明の実施例を詳細に説明する。図面上の同じ構成要素については、同じ参照符号を付し、それらについての重複説明は省略する。
（【００１１】以降は省略されています）

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