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公開番号2025148124
公報種別公開特許公報(A)
公開日2025-10-07
出願番号2024048734
出願日2024-03-25
発明の名称アナログディジタル変換回路、制御システム
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類H03M 1/12 20060101AFI20250930BHJP(基本電子回路)
要約【課題】制御対象を制御すると共に制御対象からの対象信号を処理できるアナログディジタル変換回路を提供する。
【解決手段】アナログディジタル変換回路13は、期間設定レジスタ21、カウント回路23、及び比較回路25を含む変換制御回路15と、制御対象12からの対象信号SSNSのAD変換を行うアナログディジタル変換器17を備え、カウント回路23は、クロック信号をカウントし、比較回路25は、カウント回路23のカウント値と期間設定レジスタ21の期間値との比較から比較信号SCMPを生成し、比較回路15は、比較信号SCMPがカウントの満了を示す毎に、カウント回路23に繰り返してカウントを行わせ、変換制御回路15は、制御対象12の活性化を制御するように、制御対象12の活性化の許可を示す第1値、及び制御対象12の非活性化の許可を示す第2値を有する制御信号SCNTLを生成し、活性化の期間は、カウント期間以下である。
【選択図】図1
特許請求の範囲【請求項１】
期間設定レジスタ、カウント回路、及び比較回路を含む変換制御回路と、
少なくとも１つの制御対象からの対象信号のＡＤ変換を行うように構成されるアナログディジタル変換器と、
を備え、
前記カウント回路は、クロック信号のカウントを行うように構成され、
前記期間設定レジスタは、カウント期間を指定する期間値を格納するように構成され、
前記比較回路は、前記カウント回路のカウント値と前記期間値との比較を行って、前記比較の結果を表す比較信号を生成するように構成され、
前記比較回路は、前記比較信号がカウントの満了を示す毎に、前記カウント回路に繰り返して前記カウントを行わせ、
前記変換制御回路は、前記比較信号及び前記カウント値に基づいて前記制御対象の活性化を制御する制御信号を生成するように構成され、
前記制御信号は、前記制御対象の活性化の許可を示す第１値、及び前記制御対象の非活性化の許可を示す第２値を有し、
前記活性化の期間は、前記カウント期間に等しい又はより小さく、
前記アナログディジタル変換器は、前記カウント期間に前記対象信号の前記ＡＤ変換を行う、
アナログディジタル変換回路。
続きを表示（約 1,400 文字）【請求項２】
前記制御対象及び前記制御対象と異なる一又は複数の第２制御対象からの複数の電気信号を受けるように構成される複数の入力と、前記アナログディジタル変換器に接続される出力と、を有するセレクタ回路を更に備え、
前記セレクタ回路は、選択信号に応答して前記セレクタ回路の前記入力の何れか一入力からの信号を出力に提供するように構成される、
請求項１に記載されたアナログディジタル変換回路。
【請求項３】
前記変換制御回路は、期間制御回路を更に含み、
前記期間制御回路は、前記制御対象及び前記第２制御対象のうちの１つを特定する対象特定信号を受けると共に、受けた前記対象特定信号に基づき前記選択信号を前記カウント期間に生成する、ように構成される、
請求項２に記載されたアナログディジタル変換回路。
【請求項４】
前記期間制御回路は、受けた前記対象特定信号に基づきエネイブル制御信号を生成し、
前記エネイブル制御信号は、前記制御対象及び前記第２制御対象のうちの１つを活性化されるべき制御対象として特定するように構成される、
請求項３に記載されたアナログディジタル変換回路。
【請求項５】
前記アナログディジタル変換器に接続される格納回路を更に備え、
前記変換制御回路は、前記対象特定信号を受ける格納器特定回路を更に備え、
前記格納器特定回路は、前記制御対象に対応付けて前記格納回路に前記制御対象のアナログディジタル変換値を格納するように構成される、
請求項３に記載されたアナログディジタル変換回路。
【請求項６】
前記格納回路は、前記アナログディジタル変換器の出力に接続される入力選択回路、前記入力選択回路に接続される複数のレジスタ、及び前記レジスタに接続される出力選択回路を含み、
前記入力選択回路は、前記格納器特定回路からの入力レジスタ選択信号に基づき、前記アナログディジタル変換値を前記レジスタのうちの１つに提供し、
前記出力選択回路は、処理回路からの出力レジスタ特定信号に基づき、前記レジスタのうちの１つから格納値を出力する、
請求項５に記載されたアナログディジタル変換回路。
【請求項７】
前記格納器特定回路は、受けた前記対象特定信号及び前記比較信号に基づき前記入力レジスタ選択信号を生成するように構成される、
請求項６に記載されたアナログディジタル変換回路。
【請求項８】
前記変換制御回路は、少なくとも１つの格納庫を含み、
前記格納庫は、前記対象特定信号に基づき前記期間設定レジスタに前記期間値を提供する、
請求項３に記載されたアナログディジタル変換回路。
【請求項９】
前記カウント回路は、前記比較信号が前記カウント期間の満了を示すことに応答してリセットされると共にリセット解除されて、前記クロック信号の前記カウントを行うように構成される、
請求項１に記載されたアナログディジタル変換回路。
【請求項１０】
前記制御対象は、前記制御信号の前記第１値及び前記第２値によって制御されるスイッチを含む、
請求項１に記載されたアナログディジタル変換回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、アナログディジタル変換回路及び制御システムに関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
特許文献１は、消費電流及びセンサ電源の発熱を低減するセンサ信号処理回路を開示する。
【先行技術文献】
【特許文献】
【０００３】
特開平１０－５４７３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置によって制御される制御対象を含む制御システムでは、半導体装置は、制御対象を制御すると共に、制御対象からのアナログ信号を受け取って、そのアナログ信号の変化に応答する。具体的に、半導体装置は、中央処理回路（ＣＰＵ）といった処理回路を含み、処理回路が、出力ポートを制御して、制御対象を制御する。また、処理回路は、入力ポートを制御して、制御対象からのアナログ信号を受け取ると共に、アナログディジタル変換回路を制御して、アナログ信号をディジタル信号に変換する。
【０００５】
制御対象は、処理回路によって制御されるので、この制御は、処理回路のクロック信号の期間に依存する。また、アナログディジタル変換回路も、処理回路によって制御される。これ故に、アナログディジタル変換回路の制御も、処理回路のクロック信号の期間に依存する。さらに、処理回路が制御対象及びアナログディジタル変換回路を直接に制御することは、処理回路のリソースを必要とする。
【０００６】
本開示は、制御対象を制御すると共に制御対象からの対象信号を処理できるアナログディジタル変換回路及び制御システムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本開示の第１態様に係るアナログディジタル変換回路は、期間設定レジスタ、カウント回路、及び比較回路を含む変換制御回路と、少なくとも１つの制御対象からの対象信号のＡＤ変換を行うように構成されるアナログディジタル変換器と、を備え、前記カウント回路は、クロック信号のカウントを行うように構成され、前記期間設定レジスタは、カウント期間を指定する期間値を格納するように構成され、前記比較回路は、前記カウント回路のカウント値と前記期間値との比較を行って、前記比較の結果を表す比較信号を生成するように構成され、前記比較回路は、前記比較信号がカウントの満了を示す毎に、前記カウント回路に繰り返して前記カウントを行わせ、前記変換制御回路は、前記比較信号及び前記カウント値に基づいて前記制御対象の活性化を制御する制御信号を生成するように構成され、前記制御信号は、前記制御対象の活性化の許可を示す第１値、及び前記制御対象の非活性化の許可を示す第２値を有し、前記活性化の期間は、前記カウント期間に等しい又はより小さく、前記アナログディジタル変換器は、前記カウント期間に前記対象信号の前記ＡＤ変換を行う。
【０００８】
本開示の第２態様に係る制御システムは、第１態様に記載されたアナログディジタル変換回路と、前記制御信号の前記第１値及び前記第２値によって制御される制御対象機器と、を備える。
【発明の効果】
【０００９】
上記の態様によれば、制御対象を制御すると共に制御対象からの対象信号を処理できるアナログディジタル変換回路及び制御システムが提供される。
【図面の簡単な説明】
【００１０】
図１は、本実施形態に係る制御システムを概略的に示す図面である。
図２は、アナログディジタル変換回路に関連付けられるいくつかの信号波形を示す図面である。
図３は、アナログディジタル変換回路に関連付けられるいくつかの信号波形を示す図面である。
図４は、アナログディジタル変換回路に関連付けられるいくつかの信号波形を示す図面である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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