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公開番号2025146208
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024046862
出願日2024-03-22
発明の名称不揮発性メモリ装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G11C 29/50 20060101AFI20250926BHJP(情報記憶)
要約【課題】メモリ素子の不良を精度よく検出する。
【解決手段】不揮発性メモリ装置(1)は、第1電流(Id1)を出力可能な構成の第1メモリ素子(M1)と、第2電流(Id2)を出力可能な構成の第2メモリ素子(M2)と、参照電流(IREF)を供給可能な構成の電流供給回路(2)と、第1電流(Id1)と参照電流(IREF)及び第2電流(Id2)と参照電流(IREF)とを比較可能な構成のセンスアンプ(SA)と、センスアンプ(SA)に接続されて、第1電流(Id1)と参照電流(IREF)との比較結果と、第2電流(Id2)と参照電流(IREF)との比較結果に基づいて、第1電流(Id1)の電流値と第2電流(Id2)の電流値との差を取得する構成の電流差取得回路(3)と、を有するように構成されている。
【選択図】図1
特許請求の範囲【請求項１】
第１電流を出力可能な構成の第１メモリ素子と、
前記第１メモリ素子と並列に配置されて第２電流を出力可能な構成の第２メモリ素子と、
一定の範囲で変動する参照電流を供給可能な構成の電流供給回路と、
前記第１電流と前記参照電流との大小及び前記第２電流と前記参照電流との大小を比較可能な構成のセンスアンプと、
前記センスアンプに接続されて、前記第１電流と前記参照電流との比較結果である第１比較結果と、前記第２電流と前記参照電流との比較結果である第２比較結果に基づいて、前記第１電流の電流値と前記第２電流の電流値との差を取得する構成の電流差取得回路と、を有するように構成されている不揮発性メモリ装置。
続きを表示（約 760 文字）【請求項２】
電流差取得回路は、前記第１比較結果を保持する構成の第１保持回路と、前記第２比較結果を保持する構成の第２保持回路と、前記第１保持回路が保持した情報と前記第２保持回路が保持した情報とに基づいて前記第１電流と前記第２電流との電流差を取得するように構成されている請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記センスアンプに接続されるように構成された第１配線及び第２配線と、を有し、
前記第１配線に前記第１電流が流れているときには前記参照電流を前記第２配線に供給する第１判定状態と、前記第２配線に前記第２電流が流れているときには前記参照電流を前記第１配線に供給する第２判定状態と、を切り替えることができる制御回路を有するように構成された請求項１に記載の不揮発性メモリ装置。
【請求項４】
制御回路は、前記第１電流の電流値と前記第２電流の電流値との差の大きさに基づいて前記第１メモリ素子及び前記第２メモリ素子の状態を検出する状態検出動作を実行可能なように構成された請求項３に記載の不揮発性メモリ装置。
【請求項５】
制御回路は、前記第１電流の電流値と前記第２電流の電流値との差に基づいて良否判定動作を実行可能なように構成された請求項３に記載の不揮発性メモリ装置。
【請求項６】
制御回路は、前記第１メモリ素子及び前記第２メモリ素子の寿命を推定する寿命推定動作を実行可能なように構成された請求項３に記載の不揮発性メモリ装置。
【請求項７】
少なくとも前記第１メモリ素子と、前記第２メモリ素子と、前記電流供給回路とは、単一のパッケージに封止されるように構成された請求項１から請求項６のいずれかに記載の不揮発性メモリ装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書中に開示されている発明は、不揮発性メモリ装置に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
特許文献１で提案されている半導体不揮発記憶回路は、１ビットのデータを格納するメモリセルとして、第１トランジスタと、第１トランジスタよりもオン電流の高い第２トランジスタと、を一対としたトランジスタペアを集積化して成る。
【先行技術文献】
【特許文献】
【０００３】
特開２０１１－１０３１５８号公報
【０００４】
［概要］
特許文献１で提案されている半導体不揮発記憶回路の出荷テストにおいてメモリセルのアナログ特性を直接測定すると、出荷テストに多大な時間が掛かる。
【０００５】
本明細書中に開示されている不揮発性メモリ装置は、第１電流を出力可能な構成の第１メモリ素子と、前記第１メモリ素子と並列に配置されて第２電流を出力可能な構成の第２メモリ素子と、一定の範囲で変動する参照電流を供給可能な構成の電流供給回路と、前記第１電流と前記参照電流との大小及び前記第２電流と前記参照電流との大小を比較可能な構成のセンスアンプと、前記センスアンプに接続されて、前記第１電流と前記参照電流との比較結果である第１比較結果と、前記第２電流と前記参照電流との比較結果である第２比較結果に基づいて、前記第１電流の電流値と前記第２電流の電流値との差を取得する構成の電流差取得回路と、を有するように構成されている。
【図面の簡単な説明】
【０００６】
図１は、不揮発性メモリ装置の全体構成例を示すブロック図である。
図２は、メモリアレイの構成例を示す回路図である。
図３は、ホットキャリアが注入される前後それぞれにおけるメモリ素子のドレイン電流のゲート・ソース間電圧依存性を示す図である。
図４は、信号ＸＲＳＴ、第１ラインの電圧、及び第２ラインの電圧の波形例を示すタイミングチャートである。
図５は、メモリアレイの事前テストを実施するときに稼働する部分の等価回路図である。
図６は、電流差取得回路の構成を示す回路図である。
図７は、事前テストを実行している場合の各信号の状態を示すタイミングチャートである。
図８は、参照電流、第１比較用信号、第２比較用信号、電流差取得用信号の関連を示す図である。
【０００７】
［詳細な説明］
本明細書において、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなるトランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。以下、Ｎチャネル型ＭＯＳ電界効果トランジスタをＮＭＯＳトランジスタと称し、Ｐチャネル型ＭＯＳ電界効果トランジスタをＰＭＯＳトランジスタと称す。
【０００８】
＜不揮発性メモリ装置＞
図１は、不揮発性メモリ装置１の全体構成例を示すブロック図である。図１に示す不揮発性メモリ装置１は、メモリアレイ１０と、Ｘデコーダ２０と、Ｙデコーダ３０と、制御回路４０と、を有する。なお、不揮発性メモリ装置１は、メモリアレイ１０と、Ｘデコーダ２０と、Ｙデコーダ３０と、制御回路４０と、を１つのパッケージに集積した、ＩＣ（Integrated Circuit）として構成されてもよい。
【０００９】
メモリアレイ１０は、Ｘ軸方向に敷設されたｍ本のゲート線Ｇ１～Ｇｍ（＝ワード線）と、Ｙ軸方向に敷設された２ｎ本のビット線ＢＬ１～ＢＬ２ｎと、ゲート線Ｇ１～Ｇｍ及びビット線ＢＬ１～ＢＬ２ｎに沿ってマトリクス状に配列された複数（＝ｍ×ｎ）のメモリセルＣＥＬＬと、を有する。メモリアレイ１０の構成及び動作については、後ほど詳述する。
【００１０】
Ｘデコーダ（ロウデコーダ）２０は、制御回路４０からの指示に応じてゲート線Ｇ１～Ｇｍを駆動する。
（【００１１】以降は省略されています）

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