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公開番号2025158756
公報種別公開特許公報(A)
公開日2025-10-17
出願番号2024061617
出願日2024-04-05
発明の名称半導体装置及びその製造方法
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H10D 8/50 20250101AFI20251009BHJP()
要約【課題】結晶欠陥領域が局所的に形成された半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置は、第1電極と、第1電極上に設けられた半導体層と、半導体層上に設けられた第2電極とを備える。半導体層は、希土類元素を含む第1導電型の第1半導体層と、第1半導体層上に設けられ第1半導体層に接し、第2電極と電気的に接続された第2導電型の第2半導体層とを有する。第1半導体層は、第2半導体層と第1電極との間に位置する不純物領域と、不純物領域と第1電極との間に位置し、結晶欠陥を含む結晶欠陥領域とを有する。希土類元素の濃度ピークが不純物領域にある。
【選択図】図1
特許請求の範囲【請求項１】
第１電極と、
前記第１電極上に設けられた半導体層と、
前記半導体層上に設けられた第２電極と、
を備え、
前記半導体層は、
希土類元素を含む第１導電型の第１半導体層と、
前記第１半導体層上に設けられ、前記第１半導体層に接し、前記第２電極と電気的に接続された第２導電型の第２半導体層と、
を有し、
前記第１半導体層は、前記第２半導体層と前記第１電極との間に位置する不純物領域と、前記不純物領域と前記第１電極との間に位置し、結晶欠陥を含む結晶欠陥領域とを有し、
前記希土類元素の濃度ピークが、前記不純物領域にある、半導体装置。
続きを表示（約 680 文字）【請求項２】
前記結晶欠陥の密度ピークが前記結晶欠陥領域にある、請求項１に記載の半導体装置。
【請求項３】
前記半導体層の表面から前記第１半導体層に達し、第１方向において並ぶ複数のトレンチ構造部をさらに備え、
前記第２半導体層は、前記第１方向において隣り合う前記トレンチ構造部の間に位置する、請求項１に記載の半導体装置。
【請求項４】
前記結晶欠陥領域は、前記トレンチ構造部よりも下方の領域における前記第２半導体層の下方に位置する、請求項３に記載の半導体装置。
【請求項５】
前記トレンチ構造部は、前記第２電極と電気的に接続された導電部材を有する、請求項３に記載の半導体装置。
【請求項６】
前記希土類元素は、ランタノイド元素である、請求項１～５のいずれか１つに記載の半導体装置。
【請求項７】
第１導電型の第１半導体層に希土類元素を注入し、前記第１半導体層にアモルファス領域を形成する工程と、
第１の熱処理により、前記アモルファス領域を結晶化すると共に、前記結晶化された領域の下方に結晶欠陥領域を形成する工程と、
を備える、半導体装置の製造方法。
【請求項８】
前記第１半導体層に前記希土類元素を注入する前または後に、前記第１半導体層に第２導電型不純物を注入する工程と、
第２の熱処理により、前記結晶欠陥領域の上方に位置する第２導電型の第２半導体層を形成する工程と、
をさらに備える、請求項７に記載の半導体装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
パワー半導体素子の電力損失は、その機能面から導通損失とスイッチング損失に分けられる。これらは一般にはトレードオフの関係にある。特にダイオードではスイッチング損失の低減が重要であり、そのためしばしばドリフト層のライフタイム制御が行われるが、同時に順電圧降下を増大させるため、導通損失が悪化するという問題があった。
【先行技術文献】
【特許文献】
【０００３】
特許第５０３６５６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、結晶欠陥領域が局所的に形成された半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、第１電極と、前記第１電極上に設けられた半導体層と、前記半導体層上に設けられた第２電極と、を備える。前記半導体層は、希土類元素を含む第１導電型の第１半導体層と、前記第１半導体層上に設けられ、前記第１半導体層に接し、前記第２電極と電気的に接続された第２導電型の第２半導体層と、を有する。前記第１半導体層は、前記第２半導体層と前記第１電極との間に位置する不純物領域と、前記不純物領域と前記第１電極との間に位置し、結晶欠陥を含む結晶欠陥領域とを有する。前記希土類元素の濃度ピークが、前記不純物領域にある。
【図面の簡単な説明】
【０００６】
第１実施形態の半導体装置の模式断面図である。
第１実施形態の半導体装置の製造方法を示す模式断面図である。
第１実施形態の半導体装置の製造方法を示す模式断面図である。
第１実施形態の半導体装置の製造方法を示す模式断面図である。
第２実施形態の半導体装置の構成を示す回路図である。
第２実施形態の半導体装置におけるダイオード部の模式断面図である。
第２実施形態の半導体装置の製造方法を示す模式断面図である。
第２実施形態の半導体装置の製造方法を示す模式断面図である。
【発明を実施するための形態】
【０００７】
ダイオードの損失としては、導通損失以上に、スイッチング損失、すなわち逆回復時の損失が大きく問題になっている。ダイオードのスイッチング損失の低減のためには、半導体層（ドリフト層）内に低ライフタイム層を形成することが有効な手段である。低ライフタイム層により、逆回復時にドリフト層内に残留するキャリアの再結合を促すことでスイッチング損失を低減できる。しかし、低ライフタイム層の導入はダイオードの順電圧降下を増大させることになり、導通損失増大の要因になる。そのため導通損失に対する影響を軽減する条件を見出す工夫が続けられている。
【０００８】
低ライフタイム層の形成方法としては、主に、電子線、Ｈ、Ｈｅ等を照射する方法（方法１）と、深い準位を作るＡｕ、Ｐｔ等の貴金属をドーピングする方法（方法２）とがある。しかし、これらの方法によって形成されるライフタイム層は、深さ方向に広く分布するので、ほぼドリフト層全体でライフタイムが低下し、導通損失への影響は避けがたい。加えて、方法１は、熱的、プロセス的な安定性が低いために、素子形成の最終プロセスでウェハを薄化して表面及び裏面から高加速電圧で照射することとなる。このため難易度も高く高コストな裏面プロセスを必要とする。さらにウェハ中の軽元素不純物密度によって影響を受ける不安定さも有する。方法２は、シリコン中の拡散速度の大きな元素を使用するために、深さ方向のみならず、平面方向にも局所的に低ライフタイム層を形成することは不可能である。そのため、ＩＧＢＴ（Insulated Gate Bipolar Transistor）とダイオードを一素子に集約したＲＣ－ＩＧＢＴ（Reverse Conducting IGBT）においては、ＩＧＢＴの特性を損なうおそれがある。
【０００９】
以上説明したように、ドリフト層内に低ライフタイム層を形成してキャリアの再結合を促進するライフタイム制御技術はスイッチング損失低減には効果的であるが、実質的には導通損失の悪化を許容しながらスイッチング損失低減を実現している現状がある。さらに、プロセス的な制約が多いためコスト低減の妨げになっている。
【００１０】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。以下に示す図において、Ｘ軸、Ｙ軸、及びＺ軸により方向を示す。Ｘ軸に沿う方向を第１方向Ｘとする。Ｚ軸に沿う方向を第２方向Ｚとし、第２方向Ｚは第１方向Ｘに直交する。Ｙ軸に沿う方向を第３方向Ｙとし、第３方向Ｙは、第１方向Ｘ及び第２方向Ｚに直交する。
（【００１１】以降は省略されています）

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