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公開番号2025158498
公報種別公開特許公報(A)
公開日2025-10-17
出願番号2024061084
出願日2024-04-04
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人個人,個人,個人,個人
主分類H10D 30/66 20250101AFI20251009BHJP()
要約【課題】閾値電圧が変動することを抑制しつつ、アバランシェ耐量を向上させること。
【解決手段】実施形態に係る半導体装置は、半導体層と、第1電極と、第2電極と、第1導電形の第1半導体領域と、第2導電形の第2半導体領域と、第1導電形の第3半導体領域とを備える。前記半導体層は、第1部分および第2部分を備える。前記第1部分は、絶縁領域を介して前記第2半導体領域内に設けられた第3電極と、前記第2半導体領域内に設けられ、前記第2電極と電気的に接続された第2導電形の第4半導体領域とを備える。前記第2部分は、絶縁領域を介して前記第2半導体領域内に設けられ、第3方向の長さが前記第3電極の前記第3方向の長さよりも短い導電接続部と、前記第2半導体領域内に設けられ、前記第2電極と電気的に接続され、前記第3方向の長さが前記第4半導体領域の前記第3方向の長さよりも長い第2導電形の第5半導体領域とを備える。
【選択図】図1
特許請求の範囲【請求項１】
第１主面および第２主面を備える半導体層と、
前記第１主面に設けられた第１電極と、
前記第２主面に層間絶縁膜を介して設けられた第２電極と、
前記半導体層内に設けられ、前記第１電極の上に位置する第１導電形の第１半導体領域と、
前記半導体層内に設けられ、前記第１半導体領域の上に位置する第２導電形の第２半導体領域と、
前記半導体層内に設けられ、前記第２半導体領域と前記第２電極との間に位置する第１導電形の第３半導体領域と、
を備える半導体装置であって、
前記半導体層は、前記第１電極から前記第２電極へ向かう第１方向に直交する第２方向に沿って設けられた第１部分および第２部分を備え、
前記第１部分は、
絶縁領域を介して前記第２半導体領域内に設けられた第３電極と、
前記第２半導体領域内に設けられ、第１コンタクト部を介して前記第２電極と電気的に接続され、不純物濃度が前記第２半導体領域よりも高い第２導電形の第４半導体領域と、
を備え、
前記第２部分は、
絶縁領域を介して前記第２半導体領域内に設けられ、前記第３電極と電気的に接続された導電接続部であって、前記導電接続部の前記第１方向および前記第２方向に直交する第３方向の長さは、前記第３電極の前記第３方向の長さよりも短い、導電接続部と、
前記第２半導体領域内に設けられ、第２コンタクト部を介して前記第２電極と電気的に接続され、不純物濃度が前記第２半導体領域よりも高い第２導電形の第５半導体領域であって、前記第５半導体領域の前記第３方向の長さは、前記第４半導体領域の前記第３方向の長さよりも長い、第５半導体領域と、
を備える、半導体装置。
続きを表示（約 860 文字）【請求項２】
前記第１コンタクト部は、上端が前記第２電極に接続し、下端が前記第２半導体領域の上端よりも前記第２電極側に位置するように設けられ、
前記第４半導体領域は、前記第３半導体領域内に延在し、前記第１コンタクト部に接続し、
前記第２コンタクト部は、上端が前記第２電極に接続し、下端が前記第５半導体領域に接続するように設けられている、請求項１に記載の半導体装置。
【請求項３】
前記第１コンタクト部は、上端が前記第２電極に接続し、下端が前記第４半導体領域に接続するように設けられ、
前記第２コンタクト部は、上端が前記第２電極に接続し、下端が前記第５半導体領域に接続するように設けられ、
前記第３半導体領域内における前記第２コンタクト部の前記第３方向の長さは、前記第３半導体領域内における前記第１コンタクト部の前記第３方向の長さよりも長い、請求項１に記載の半導体装置。
【請求項４】
前記半導体層における前記第１部分の前記第２方向の長さは、前記半導体層における前記第２部分の前記第２方向の長さよりも長い、請求項１に記載の半導体装置。
【請求項５】
前記第２方向に沿って、前記第１部分および前記第２部分が交互に設けられている、請求項１～４のいずれかに記載の半導体装置。
【請求項６】
前記第２方向に沿って前記半導体層の両端に近づくにつれて、前記第１部分に対する前記第２部分の割合が増加する、請求項５に記載の半導体装置。
【請求項７】
前記第５半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度よりも高い、請求項１～４のいずれかに記載の半導体装置。
【請求項８】
絶縁領域を介して前記半導体層内に設けられ、前記絶縁領域によって前記半導体層から電気的に絶縁され、前記第２電極と電気的に接続されたフィールドプレート電極をさらに備える、請求項１～４のいずれかに記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 3,100 文字）【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等においては、製品ごとの閾値電圧のばらつきを抑えつつ、アバランシェ耐量を向上させることが求められている。
【０００３】
アバランシェ耐量を向上させる方法として、ＭＯＳＦＥＴの寄生バイポーラ動作を抑制することが考えられる。寄生バイポーラは、ベース領域に蓄積された少数キャリアによって動作しやすくなることから、ベース領域に蓄積された少数キャリアを外部に排出することで、アバランシェ耐量を向上させることができる。例えば、ソース領域を貫通してベース領域に達するコンタクト用のトレンチを形成し、当該トレンチの底部にｐ
＋
形の半導体領域等の高濃度領域を形成する。
【０００４】
しかしながら、ＭＯＳＦＥＴの製造過程においてトレンチの位置が狙った位置からずれてしまった場合、トレンチの底部に形成される高濃度領域がベース領域とゲート絶縁膜との境界（チャネル面）に近づき、ＭＯＳＦＥＴの閾値電圧が変動するおそれがある。他方、閾値電圧の変動を避けるために高濃度領域の大きさや不純物濃度を制限した場合、アバランシェ耐量を向上させることが難しくなる。
【先行技術文献】
【特許文献】
【０００５】
特開２０２２－４５６２８号公報
特開２０１３－１８２９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、閾値電圧が変動することを抑制しつつ、アバランシェ耐量を向上させることができる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態に係る半導体装置は、第１主面および第２主面を備える半導体層と、前記第１主面に設けられた第１電極と、前記第２主面に層間絶縁膜を介して設けられた第２電極と、前記半導体層内に設けられ、前記第１電極の上に位置する第１導電形の第１半導体領域と、前記半導体層内に設けられ、前記第１半導体領域の上に位置する第２導電形の第２半導体領域と、前記半導体層内に設けられ、前記第２半導体領域と前記第２電極との間に位置する第１導電形の第３半導体領域と、を備える。前記半導体層は、前記第１電極から前記第２電極へ向かう第１方向に直交する第２方向に沿って設けられた第１部分および第２部分を備える。前記第１部分は、絶縁領域を介して前記第２半導体領域内に設けられた第３電極と、前記第２半導体領域内に設けられ、第１コンタクト部を介して前記第２電極と電気的に接続され、不純物濃度が前記第２半導体領域よりも高い第２導電形の第４半導体領域と、を備える。前記第２部分は、絶縁領域を介して前記第２半導体領域内に設けられ、前記第３電極と電気的に接続された導電接続部と、前記第２半導体領域内に設けられ、第２コンタクト部を介して前記第２電極と電気的に接続され、不純物濃度が前記第２半導体領域よりも高い第２導電形の第５半導体領域と、を備える。前記導電接続部の前記第１方向および前記第２方向に直交する第３方向の長さは、前記第３電極の前記第３方向の長さよりも短い。前記第５半導体領域の前記第３方向の長さは、前記第４半導体領域の前記第３方向の長さよりも長い。
【図面の簡単な説明】
【０００８】
第１実施形態に係る半導体装置の平面図である。
図１のＡ１－Ａ１線に沿う断面図であり、第１実施形態に係る半導体装置におけるＦＥＴ動作部分を示す。
図１のＢ１－Ｂ１線に沿う断面図であり、第１実施形態に係る半導体装置における非ＦＥＴ動作部分を示す。
図２Ａにおける高濃度領域周辺の模式的な拡大図である。
図２Ｂにおける高濃度領域周辺の模式的な拡大図である。
第１実施形態に係る半導体装置の製造工程の一例を説明するための、ＦＥＴ動作部分および非ＦＥＴ動作部分に共通の断面図である。
図３に続く、第１実施形態に係る半導体装置の製造工程の一例を説明するための、ＦＥＴ動作部分の断面図である。
図３に続く、第１実施形態に係る半導体装置の製造工程の一例を説明するための、非ＦＥＴ動作部分の断面図である。
図４Ａに続く、第１実施形態に係る半導体装置の製造工程の一例を説明するための、ＦＥＴ動作部分の断面図である。
図４Ｂに続く、第１実施形態に係る半導体装置の製造工程の一例を説明するための、非ＦＥＴ動作部分の断面図である。
図５Ａに続く、第１実施形態に係る半導体装置の製造工程の一例を説明するための、ＦＥＴ動作部分の断面図である。
図５Ｂに続く、第１実施形態に係る半導体装置の製造工程の一例を説明するための、非ＦＥＴ動作部分の断面図である。
図６Ａに続く、第１実施形態に係る半導体装置の製造工程の一例を説明するための、ＦＥＴ動作部分の断面図である。
図６Ｂに続く、第１実施形態に係る半導体装置の製造工程の一例を説明するための、非ＦＥＴ動作部分の断面図である。
第１実施形態の変形例に係る半導体装置の平面図である。
図８のＡ２－Ａ２線に沿う断面図であり、第１実施形態の変形例に係る半導体装置におけるＦＥＴ動作部分を示す。
図８のＢ２－Ｂ２線に沿う断面図であり、第１実施形態の変形例に係る半導体装置における非ＦＥＴ動作部分を示す。
第２実施形態に係る半導体装置の平面図である。
図１０のＡ３－Ａ３線に沿う断面図であり、第２実施形態に係る半導体装置におけるＦＥＴ動作部分の断面図である。
図１０のＢ３－Ｂ３線に沿う断面図であり、第２実施形態に係る半導体装置における非ＦＥＴ動作部分の断面図である。
第２実施形態に係る半導体装置の製造工程の一例を説明するための、ＦＥＴ動作部分の断面図である。
第２実施形態に係る半導体装置の製造工程の一例を説明するための、非ＦＥＴ動作部分の断面図である。
第２実施形態に係る半導体装置の製造工程における層間絶縁膜の平面図である。
実施形態に係る半導体装置における、ＦＥＴ動作部分および非ＦＥＴ動作部分の分布を示す平面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１０】
また、説明の便宜上、図１～図３などに示すように、ＸＹＺ直交座標系を採用する。Ｚ軸方向は、半導体装置の積層方向（厚さ方向）である。また、Ｚ軸方向のうち、ソース電極側を「上」ともいい、ドレイン電極側を「下」ともいう。ただし、この表現は便宜的なものであり、重力の方向とは無関係である。Ｚ軸方向は、特許請求の範囲における第１方向である。Ｘ軸方向は、特許請求の範囲における第２方向である。Ｙ軸方向は、特許請求の範囲における第３方向である。
（【００１１】以降は省略されています）

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