特許ウォッチ

公開番号2025159656
公報種別公開特許公報(A)
公開日2025-10-21
出願番号2024062405
出願日2024-04-08
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人個人,個人,個人,個人
主分類H10D 30/66 20250101AFI20251014BHJP()
要約【課題】終端領域におけるアバランシェ耐量を向上させることができる半導体装置を提供する。
【解決手段】本実施形態に係る半導体装置は、半導体部と、第1電極と、第2電極と、制御電極と、第3電極と、を備える。半導体部は、第1導電形の第1半導体層と、第2導電形の第2半導体層と、を含む。第1領域における半導体部は、第2半導体層と第2電極との間に設けられる、第1導電形の第3半導体層をさらに含む。半導体部は、第2半導体層と第2電極との間に設けられ、第2電極に電気的に接続される、第2導電形の第4半導体層をさらに含む。第1領域を囲む第2領域における、第4半導体層に接する第2半導体層と第1電極との距離は、第1領域における、第4半導体層に接する第2半導体層と第1電極との距離よりも小さい。
【選択図】図3
特許請求の範囲【請求項１】
第１導電形の第１半導体層と、第２導電形の第２半導体層と、を含む半導体部と、
前記半導体部の裏面上に設けられた第１電極と、
前記半導体部の表面上に設けられた第２電極であって、前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられる、第２電極と、
前記半導体部内に設けられる制御電極と、
前記第１電極から前記第２電極に向かう第１方向において、前記制御電極と前記第１電極との間に位置する第３電極と、
を備え、
第１領域における前記半導体部は、前記第２半導体層と前記第２電極との間に設けられる、第１導電形の第３半導体層をさらに含み、
前記半導体部は、前記第２半導体層と前記第２電極との間に設けられ、前記第２電極に電気的に接続される、第２導電形の第４半導体層をさらに含み、
前記第１領域を囲む第２領域における、前記第４半導体層に接する前記第２半導体層と前記第１電極との距離は、前記第１領域における、前記第４半導体層に接する前記第２半導体層と前記第１電極との距離よりも小さい、半導体装置。
続きを表示（約 1,200 文字）【請求項２】
前記第２領域における前記第４半導体層の前記裏面側に位置する前記第２半導体層は、前記第１半導体層中に延在し、
前記第１領域における前記第４半導体層の前記裏面側に位置する前記第２半導体層は、前記第１半導体層中に延在しない、請求項１に記載の半導体装置。
【請求項３】
前記第２領域における前記第４半導体層の第２導電形不純物の濃度は、前記第１領域における前記第４半導体層の第２導電形不純物の濃度とは異なる、請求項１に記載の半導体装置。
【請求項４】
前記第２領域における前記第４半導体層の第２導電形不純物の濃度は、前記第１領域における前記第４半導体層の第２導電形不純物の濃度よりも高い、請求項３に記載の半導体装置。
【請求項５】
第１導電形の第１半導体層と、第２導電形の第２半導体層と、を含む半導体部と、
前記半導体部の裏面上に設けられた第１電極と、
前記半導体部の表面上に設けられた第２電極であって、前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられる、第２電極と、
前記半導体部内に設けられる制御電極と、
前記第１電極から前記第２電極に向かう第１方向において、前記制御電極と前記第１電極との間に位置する第３電極と、
を備え、
第１領域における前記半導体部は、前記第２半導体層と前記第２電極との間に設けられる、第１導電形の第３半導体層をさらに含み、
前記半導体部は、前記第２半導体層と前記第２電極との間に設けられ、前記第２電極に電気的に接続される、第２導電形の第４半導体層をさらに含み、
前記第１領域を囲む第２領域における前記第４半導体層の第２導電形不純物の濃度は、前記第１領域における前記第４半導体層の第２導電形不純物の濃度とは異なる、半導体装置。
【請求項６】
前記第２領域における前記第４半導体層の第２導電形不純物の濃度は、前記第１領域における前記第４半導体層の第２導電形不純物の濃度よりも高い、請求項５に記載の半導体装置。
【請求項７】
前記第２電極は、前記半導体部の前記表面側から前記第２半導体層中に至る深さを有するトレンチの内部に設けられ、前記半導体部の前記表面側から前記第２半導体層中に延在するコンタクト部を含み、
前記第４半導体層は、前記第２半導体層と前記コンタクト部との間に設けられ、前記コンタクト部に電気的に接続される、請求項１から請求項６のいずれか一項に記載の半導体装置。
【請求項８】
前記第４半導体層は、前記第１方向における前記第３半導体層のレベルと略同じレベルに位置する、請求項１から請求項６のいずれか一項に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
ＦＰＭＯＳ（Field Plate Metal-Oxide-Semiconductor）の終端領域は、アバランシェ耐量が低く、破壊されやすい場合がある。終端領域は、チャネルに電流が流れるセル領域以外の領域である。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－９６８４１号公報
特許第７１７１５２７号公報
特許第７２４６４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
終端領域におけるアバランシェ耐量を向上させることができる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態に係る半導体装置は、半導体部と、第１電極と、第２電極と、制御電極と、第３電極と、を備える。半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、を含む。第１電極は、半導体部の裏面上に設けられる。第２電極は、半導体部の表面上に設けられる。第１半導体層は、第１電極と第２電極との間に延在し、第２半導体層は、第１半導体層と第２電極との間に設けられる。制御電極は、半導体部内に設けられる。第３電極は、第１電極から第２電極に向かう第１方向において、制御電極と第１電極との間に位置する。第１領域における半導体部は、第２半導体層と第２電極との間に設けられる、第１導電形の第３半導体層をさらに含む。半導体部は、第２半導体層と第２電極との間に設けられ、第２電極に電気的に接続される、第２導電形の第４半導体層をさらに含む。第１領域を囲む第２領域における、第４半導体層に接する第２半導体層と第１電極との距離は、第１領域における、第４半導体層に接する第２半導体層と第１電極との距離よりも小さい。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体装置を示す模式断面図である。
第１実施形態に係る半導体装置を示す模式レイアウト図である。
第１実施形態に係る半導体装置を示す模式断面図である。
第２実施形態に係る半導体装置を示す模式断面図である。
第３実施形態に係る半導体装置を示す模式レイアウト図である。
第４実施形態に係る半導体装置を示す模式レイアウト図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、ＭＯＳＦＥＴである。半導体装置１は、トレンチゲート構造を有する。半導体装置１は、半導体部１０と、第１電極２０と、第２電極３０と、制御電極４０と、第３電極５０と、を含む。半導体部１０は、例えば、シリコンである。
【００１０】
半導体部１０は、例えば、第１電極２０が設けられる裏面と、その反対側の表面を有する。第２電極３０は、半導体部１０の表面側に設けられる。第１電極２０は、ドレイン電極である。第１電極２０は、半導体部１０の裏面上に設けられる。第２電極３０は、ソース電極である。
（【００１１】以降は省略されています）

関連特許