特許ウォッチ

公開番号2025140013
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2024039149
出願日2024-03-13
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H10D 84/80 20250101AFI20250919BHJP()
要約【課題】損失を低減可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、第1、第2素子、第1～第6端子、及び、回路部を含む。第1、第2素子のそれぞれは、第1～第4電極及び半導体部材を含む。回路部は、第1期間において、第2端子を第1電位とする。回路部は、第1期間の後の第2期間において、第2端子を第3電位とする。回路部は、第2期間の後の第3期間において、第2端子を第2電位とする。第2電位は第1電位よりも低い。第3電位は第1電位と第2電位との間である。回路部は、第1、第2期間において、第3端子を第1電位とする。回路部は、第3期間において第3端子を第2電位とする。回路部は、第1、第2期間において、第5、第6端子を第4電位とする。回路部は、第3期間において第5、第6端子を第5電位とする。第4電位は第5電位よりも低い。
【選択図】図1
特許請求の範囲【請求項１】
第１素子と、
第２素子と、
第１端子と、
第２端子と、
第３端子と、
第４端子と、
第５端子と、
第６端子と、
回路部と、
を備え、
前記第１素子及び前記第２素子のそれぞれは、
第１電極と、
第２電極と、
第３電極と、
第４電極と、
前記第１電極と前記第２電極との間に設けられた半導体部材と、
を含み、
前記第３電極から前記第４電極への第２方向は、前記第１電極から前記第２電極への第１方向と交差し、
前記半導体部材は、
第１導電形の第１半導体領域であって、前記第１半導体領域は、第１部分領域、第２部分領域、第３部分領域及び第４部分領域を含み、前記第１部分領域から前記第３電極への方向は、前記第１方向に沿い、前記第２部分領域から前記第４電極への方向は、前記第１方向に沿う、前記第１半導体領域と、
前記第１導電形の第２半導体領域であって、前記第３電極の一部から前記第２半導体領域への方向は、前記第２方向に沿い、前記第２半導体領域は、前記第２電極に接続される、前記第２半導体領域と、
第２導電形の第３半導体領域であって、前記第３半導体領域の一部は、前記第１方向において、前記第３部分領域と前記第２半導体領域との間にあり、前記第３電極の前記一部から前記第３半導体領域の前記一部への方向は、前記第２方向に沿う、前記第３半導体領域と、
前記第２導電形の第４半導体領域であって、前記第３半導体領域の別の一部は、前記第１方向において、前記第４部分領域と前記第４半導体領域との間にあり、前記第３半導体領域の前記別の一部から前記第４電極の一部への方向は、前記第２方向に沿う、前記第４半導体領域と、
前記第１方向において前記第１電極と前記第１半導体領域との間に設けられた、前記第１導電形の第５半導体領域と、
前記第１方向において前記第１電極と前記第１半導体領域との間に設けられた、前記第２導電形の第６半導体領域であって、前記第５半導体領域から前記第６半導体領域への方向は、第４方向に沿い、前記第４方向は、前記第１方向及び前記第２方向を含む平面と交差する第３方向と、前記第２方向と、を含む平面に沿う、前記第６半導体領域と、
を含み、
前記第１端子は、前記第１素子の前記第２電極と電気的に接続され、
前記第２端子は、前記第１素子の前記第３電極と電気的に接続され、
前記第３端子は、前記第１素子の前記第４電極と電気的に接続され、
前記第４端子は、前記第２素子の前記第２電極及び前記第１素子の前記第１電極と電気的に接続され、
前記第５端子は、前記第２素子の前記第３電極と電気的に接続され、
前記第６端子は、前記第２素子の前記第４電極と電気的に接続され、
前記回路部は、第１期間において、前記第２端子を、前記第１端子の電位を基準にした第１電位とするように構成され、
前記回路部は、前記第１期間の後の第２期間において、前記第２端子を、前記第１端子の前記電位を基準にした第３電位とするように構成され、
前記回路部は、前記第２期間の後の第３期間において、前記第２端子を、前記第１端子の前記電位を基準にした第２電位とするように構成され、前記第２電位は前記第１電位よりも低く、前記第３電位は前記第１電位と前記第２電位との間であり、
前記回路部は、前記第１期間及び前記第２期間において、前記第３端子を前記第１電位とするように構成され、
前記回路部は、前記第３期間において、前記第３端子を前記第２電位とするように構成され、
前記回路部は、前記第１期間及び前記第２期間において、前記第５端子及び前記第６端子を、前記第４端子の電位を基準にした第４電位とするように構成され、
前記回路部は、前記第３期間において、前記第５端子及び前記第６端子を、前記第４端子の前記電位を基準にした第５電位とするように構成され、前記第４電位は、前記第５電位よりも低い、半導体装置。
続きを表示（約 2,600 文字）【請求項２】
前記第２素子の前記第１電極と電気的に接続された第７端子をさらに備え、
前記回路部は、前記第１端子と前記第７端子との間に被制御電圧を印加するように構成された、請求項１に記載の半導体装置。
【請求項３】
前記第３電位は、前記第１素子のしきい値電圧未満である、請求項１または２に記載の半導体装置。
【請求項４】
前記第３電位と前記第１電位との間の第１差の第１絶対値は、前記第３電位と前記第２電位と間の第２差の第２絶対値の０．８倍以上１．２倍以下である、請求項１に記載の半導体装置。
【請求項５】
前記第１素子及び前記第２素子のそれぞれは、第１絶縁部材をさらに含み、
前記第１素子の前記第１絶縁部材は、前記第１素子の前記第３電極と、前記第１素子の前記半導体部材と、の間、及び、前記第１素子の前記第４電極と、前記第１素子の前記半導体部材と、の間に設けられ、
前記第２素子の前記第１絶縁部材は、前記第２素子の前記第３電極と、前記第２素子の前記半導体部材と、の間、及び、前記第２素子の前記第４電極と、前記第２素子の前記半導体部材と、の間に設けられた、請求項１に記載の半導体装置。
【請求項６】
前記第１絶縁部材の一部は、前記第２方向において、前記第３電極の一部、及び、前記第２半導体領域と接する、請求項５に記載の半導体装置。
【請求項７】
前記第１絶縁部材の別の一部は、前記第２方向において、前記第４電極の一部、及び、前記第４半導体領域と接する、請求項６に記載の半導体装置。
【請求項８】
前記第２半導体領域における前記第１導電形の第２不純物濃度は、前記第１半導体領域における前記第１導電形の第１不純物濃度よりも高い、請求項１に記載の半導体装置。
【請求項９】
前記第４半導体領域における前記第２導電形の第４不純物濃度は、前記第３半導体領域における前記第２導電形の第３不純物濃度よりも高い、請求項１に記載の半導体装置。
【請求項１０】
第１素子と、
第２素子と、
第１端子と、
第２端子と、
第３端子と、
第４端子と、
第５端子と、
第６端子と、
回路部と、
を備え、
前記第１素子及び前記第２素子のそれぞれは、
第１電極と、
第２電極と、
第３電極と、
第４電極と、
前記第１電極と前記第２電極との間に設けられた半導体部材と、
を含み、
前記第３電極から前記第４電極への第２方向は、前記第１電極から前記第２電極への第１方向と交差し、
前記半導体部材は、
第１導電形の第１半導体領域であって、前記第１半導体領域は、第１部分領域、第２部分領域、第３部分領域及び第４部分領域を含み、前記第１部分領域から前記第３電極への方向は、前記第１方向に沿い、前記第２部分領域から前記第４電極への方向は、前記第１方向に沿う、前記第１半導体領域と、
前記第１導電形の第２半導体領域であって、前記第３電極の一部から前記第２半導体領域への方向は、前記第２方向に沿う、前記第２半導体領域と、
第２導電形の第３半導体領域であって、前記第３半導体領域の一部は、前記第２方向において、前記第３部分領域と前記第２半導体領域との間にあり、前記第３電極の前記一部から前記第３半導体領域の前記一部への方向は、前記第２方向に沿う、前記第３半導体領域と、
前記第２導電形の第４半導体領域であって、前記第３半導体領域の別の一部は、前記第２方向において、前記第４部分領域と前記第４半導体領域との間にあり、前記第３半導体領域の前記別の一部から前記第４電極の一部への方向は、前記第２方向に沿う、前記第４半導体領域と、
前記第１方向において前記第１電極と前記第１半導体領域との間に設けられた、前記第１導電形の第５半導体領域と、
前記第１方向において前記第１電極と前記第１半導体領域との間に設けられた、前記第２導電形の第６半導体領域であって、前記第５半導体領域から前記第６半導体領域への方向は、第４方向に沿い、前記第４方向は、前記第１方向及び前記第２方向を含む平面と交差する第３方向と、前記第２方向と、を含む平面に沿う、前記第６半導体領域と、
を含み、
前記第１端子は、前記第１素子の前記第２電極と電気的に接続され、
前記第２端子は、前記第１素子の前記第３電極と電気的に接続され、
前記第３端子は、前記第１素子の前記第４電極と電気的に接続され、
前記第４端子は、前記第２素子の前記第２電極及び前記第１素子の前記第１電極と電気的に接続され、
前記第５端子は、前記第２素子の前記第３電極と電気的に接続され、
前記第６端子は、前記第２素子の前記第４電極と電気的に接続され、
前記回路部は、前記第２端子の電位を、第１時刻から、第１電位から第２電位に向けて変化させるように構成され、
前記第１電位は、前記第１端子の電位を基準にした電位であり、
前記第２電位は、前記第１端子の前記電位を基準にした電位であり、
前記第２電位は、前記第１電位よりも低く、
前記回路部は、前記第２端子の前記電位を、前記第１時刻の後の第２時刻に前記第２電位とするように構成され、
前記回路部は、前記第３端子の電位を、前記第２時刻に前記第１電位から前記第２電位に変化させるように構成され、
前記回路部は、前記第５端子の電位及び前記第６端子の電位を、前記第２時刻に第４電位から第５電位に変化させるように構成され、
前記第４電位は、前記第４端子の電位を基準にした電位であり、
前記第５電位は、前記第４端子の前記電位を基準にした電位であり、
前記第４電位は、前記第５電位よりも低く、
前記第１時刻と前記第２時刻との間の時間は、前記第３端子の前記電位における、前記第１電位から前記第２電位への変化の時間よりも長く、
前記第１時刻と前記第２時刻との間の前記時間は、前記第５端子の前記電位及び前記第６端子における、前記電位の前記第４電位から前記第５電位への変化の時間よりも長い、半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
例えば、ＩＧＢＴ（insulated gate bipolar transistor）などの半導体装置が電力変換回路などに用いられている。損失の低減が望まれる。
【先行技術文献】
【特許文献】
【０００３】
特許第７３５２４４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、損失を低減可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体装置は、第１素子、第２素子、第１端子、第２端子、第３端子、第４端子、第５端子、第６端子、及び、回路部を含む。前記第１素子及び前記第２素子のそれぞれは、第１電極、第２電極、第３電極、第４電極、及び、半導体部材を含む。前記半導体部材は、前記第１電極と前記第２電極との間に設けられる。前記第３電極から前記第４電極への第２方向は、前記第１電極から前記第２電極への第１方向と交差する。前記半導体部材は、第１導電形の第１半導体領域、前記第１導電形の第２半導体領域、第２導電形の第３半導体領域、前記第２導電形の第４半導体領域、前記第１導電形の第５半導体領域、及び、前記第２導電形の第６半導体領域を含む。前記第１半導体領域は、第１部分領域、第２部分領域、第３部分領域及び第４部分領域を含む。前記第１部分領域から前記第３電極への方向は、前記第１方向に沿う。前記第２部分領域から前記第４電極への方向は、前記第１方向に沿う。前記第２半導体領域は、前記第２電極に接続される。前記第３電極の一部から前記第２半導体領域への方向は、前記第２方向に沿う。前記第３半導体領域の一部は、前記第１方向において、前記第３部分領域と前記第２半導体領域との間にある。前記第３電極の前記一部から前記第３半導体領域の前記一部への方向は、前記第２方向に沿う。前記第３半導体領域の別の一部は、前記第１方向において、前記第４部分領域と前記第４半導体領域との間にある。前記第３半導体領域の前記別の一部から前記第４電極の一部への方向は、前記第２方向に沿う。前記第５半導体領域は、前記第１方向において前記第１電極と前記第１半導体領域との間に設けられる。前記第６半導体領域は、前記第１方向において前記第１電極と前記第１半導体領域との間に設けられる。前記第５半導体領域から前記第６半導体領域への方向は、第４方向に沿う。前記第４方向は、前記第１方向及び前記第２方向を含む平面と交差する第３方向と、前記第２方向と、を含む平面に沿う。前記第１端子は、前記第１素子の前記第２電極と電気的に接続される。前記第２端子は、前記第１素子の前記第３電極と電気的に接続される。前記第３端子は、前記第１素子の前記第４電極と電気的に接続される。前記第４端子は、前記第２素子の前記第２電極及び前記第１素子の前記第１電極と電気的に接続される。前記第５端子は、前記第２素子の前記第３電極と電気的に接続される。前記第６端子は、前記第２素子の前記第４電極と電気的に接続される。前記回路部は、第１期間において、前記第２端子を、前記第１端子の電位を基準にした第１電位とするように構成される。前記回路部は、前記第１期間の後の第２期間において、前記第２端子を、前記第１端子の前記電位を基準にした第３電位とするように構成される。前記回路部は、前記第２期間の後の第３期間において、前記第２端子を、前記第１端子の前記電位を基準にした第２電位とするように構成される。前記第２電位は前記第１電位よりも低い。前記第３電位は前記第１電位と前記第２電位との間である。前記回路部は、前記第１期間及び前記第２期間において、前記第３端子を前記第１電位とするように構成される。前記回路部は、前記第３期間において、前記第３端子を前記第２電位とするように構成される。前記回路部は、前記第１期間及び前記第２期間において、前記第５端子及び前記第６端子を前記第４端子の電位を基準にした第４電位とするように構成される。前記回路部は、前記第３期間において、前記第５端子及び前記第６端子を前記第４端子の前記電位を基準にした第５電位とするように構成される。前記第４電位は、前記第５電位よりも低い。
【図面の簡単な説明】
【０００６】
図１（ａ）～図１（ｄ）は、第１実施形態に係る半導体装置の動作を例示する模式図である。
図２は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図３は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図４は、第１実施形態に係る半導体装置を例示する等価回路である。
図５（ａ）～図５（ｄ）は、第１実施形態に係る半導体装置の動作を例示する模式図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１（ａ）～図１（ｄ）は、第１実施形態に係る半導体装置の動作を例示する模式図である。
図２及び図３は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図４は、第１実施形態に係る半導体装置を例示する等価回路である。
【０００９】
図２及び図３に示すように、実施形態に係る半導体装置１１０は、第１素子１０Ａ、第２素子１０Ｂ、第１端子Ｔ１、第２端子Ｔ２、第３端子Ｔ３、第４端子Ｔ４、第５端子Ｔ５、第６端子Ｔ６、及び、回路部７０を含む。
【００１０】
第１素子１０Ａ及び第２素子１０Ｂのそれぞれは、第１電極５１、第２電極５２、第３電極５３、第４電極５４、及び、半導体部材１０Ｍを含む。半導体部材１０Ｍは、第１電極５１と第２電極５２との間に設けられる。
（【００１１】以降は省略されています）

関連特許