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公開番号2025066554
公報種別公開特許公報(A)
公開日2025-04-23
出願番号2023176241
出願日2023-10-11
発明の名称半導体装置
出願人三菱電機株式会社
代理人弁理士法人高田・高橋国際特許事務所
主分類H01L 25/00 20060101AFI20250416BHJP(基本的電気素子)
要約【課題】ボイドを精度よく検出することができる半導体装置を得ることを目的とする。
【解決手段】本開示に係る半導体装置は、第1面と第2面とを有する実装基板と、第3面と第4面とを有し、前記第3面が前記実装基板の前記第2面と対向するように、前記実装基板上にフリップチップ実装された半導体基板と、第1電極が前記実装基板の前記第2面に設けられ、第2電極が前記実装基板の前記第2面または前記半導体基板の前記第3面に設けられたキャパシタと、前記キャパシタの前記第1電極から延びる導電性の第1ピラーと、前記キャパシタの前記第2電極から延びる導電性の第2ピラーと、前記実装基板の前記第2面と前記半導体基板の前記第3面との間を充填するモールドと、を備える。
【選択図】図1A
特許請求の範囲【請求項１】
第１面と前記第１面と反対側の第２面とを有する実装基板と、
第３面と前記第３面と反対側の第４面とを有し、前記第３面が前記実装基板の前記第２面と対向するように、前記実装基板上にフリップチップ実装された半導体基板と、
正極と負極の一方である第１電極が前記実装基板の前記第２面に設けられ、前記正極と前記負極の他方である第２電極が前記実装基板の前記第２面または前記半導体基板の前記第３面に設けられたキャパシタと、
前記キャパシタの前記第１電極から、前記半導体基板に向かって延びる導電性の第１ピラーと、
前記キャパシタの前記第２電極から、前記実装基板と前記半導体基板のうち前記第２電極と対向する側に向かって延びる導電性の第２ピラーと、
前記実装基板の前記第２面と前記半導体基板の前記第３面との間を充填するモールドと、
を備えることを特徴とする半導体装置。
続きを表示（約 1,400 文字）【請求項２】
前記キャパシタの前記第２電極は、前記実装基板の前記第２面に設けられ、
前記第２ピラーは、前記半導体基板に向かって延び、
前記実装基板の前記第２面のうち前記キャパシタの前記第１電極または前記第２電極の直下には、凹部が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記凹部の底面に形成され、前記キャパシタと並列に接続されたインダクタを備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記キャパシタの前記第２電極は、前記半導体基板の前記第３面に設けられ、
前記第２ピラーは、前記実装基板に向かって延び、
前記第１ピラーと前記第２ピラーは対向することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記実装基板の前記第２面のうち前記キャパシタの前記第１電極の直下には、凹部が形成され、
前記凹部の底面に形成され、前記キャパシタと並列に接続されたインダクタを備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記キャパシタの前記第２電極は、前記半導体基板の前記第３面に設けられ、
前記第２ピラーは、前記実装基板に向かって延び、
前記キャパシタの前記第１電極と前記第２電極を繋ぐ導電性の第３ピラーと、
前記キャパシタの前記第１電極と前記第２電極を繋ぐ導電性の第４ピラーと、
をさらに備え、
前記第３ピラーと前記第４ピラーは、前記第１ピラーと前記第２ピラーの両側に設けられ、インダクタを形成することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第３ピラーと前記第４ピラーは、接地用端子と電気的に接続されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記キャパシタの前記第１電極は、前記実装基板の前記第１面に設けられた第１端子と電気的に接続され、
前記キャパシタの前記第２電極は、前記実装基板の前記第１面に設けられた第２端子と電気的に接続されていることを特徴とする請求項１から７の何れか１項に記載の半導体装置。
【請求項９】
前記第１ピラーは、前記第１電極の上に設けられた橋脚メタルと、前記橋脚メタルの上に設けられたピラー部と、を有することを特徴とする請求項１から７の何れか１項に記載の半導体装置。
【請求項１０】
第１面と前記第１面と反対側の第２面とを有する実装基板と、
第３面と前記第３面と反対側の第４面とを有し、前記第３面が前記実装基板の前記第２面と対向するように、前記実装基板上にフリップチップ実装された半導体基板と、
前記実装基板の前記第２面に設けられた第１パターンと、
前記実装基板の前記第２面に設けられた第２パターンと、
前記第１パターンと前記第２パターンの間に形成されたインダクタまたはキャパシタと、
前記実装基板の前記第２面と前記半導体基板の前記第３面との間を充填するモールドと、
を備え、
前記インダクタまたは前記キャパシタは、少なくとも一部が、前記実装基板の前記第２面と垂直な方向で、前記実装基板の前記第２面と前記半導体基板の前記第３面の中間の高さに設けられることを特徴とする半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
特許文献１には、実装評価用チップと実装評価用基板との間隙に形成されるアンダーフィルの誘電率を測定することができる実装評価装置が開示されている。この実装評価装置は、実装評価用チップの下面に配設され、キャパシタンスを測定するための対をなす電極パターンで形成される測定用容量部を備える。
【先行技術文献】
【特許文献】
【０００３】
特開２００８－２０５１７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
マイクロ波帯またはミリ波帯のＭＭＩＣ（ＭｏｎｏｌｉｔｈｉｃＭｉｃｒｏｗａｖｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）を、裏面側に複数の電極を有する実装基板等にフリップチップ実装した半導体装置がある。ＭＭＩＣと実装基板間の距離は、例えば５０～１００μｍ程度である。このような構造において、ＭＭＩＣと実装基板間の狭い領域の一部にモールドを充填できず、局所的にボイドが発生する場合がある。ボイドは、例えば、工程削減およびコスト低減の観点からアンダーフィル工程を用いずにモールド封止するフローを採用したケースにおいて、発生し易い。一般に、モールドの充填条件等は事前に最適化され、ボイドが発生しない条件に設定される。しかし、大量の製品を繰り返し生産する中で、材料または装置のばらつき、突発的な要因等によって、ボイドが発生する可能性がある。
【０００５】
特許文献１の実装評価装置では、キャパシタンスの変化量を検証することで、アンダーフィルのボイドを検出している。しかし、キャパシタはモールドに覆われているにも関わらず、ＭＭＩＣと実装基板の間にボイドが発生するような場合には、ボイドを検出することは難しい。
【０００６】
本開示は、上述の課題を解決するためになされたもので、ボイドを精度よく検出することができる半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
第１の開示に係る半導体装置は、第１面と前記第１面と反対側の第２面とを有する実装基板と、第３面と前記第３面と反対側の第４面とを有し、前記第３面が前記実装基板の前記第２面と対向するように、前記実装基板上にフリップチップ実装された半導体基板と、正極と負極の一方である第１電極が前記実装基板の前記第２面に設けられ、前記正極と前記負極の他方である第２電極が前記実装基板の前記第２面または前記半導体基板の前記第３面に設けられたキャパシタと、前記キャパシタの前記第１電極から、前記半導体基板に向かって延びる導電性の第１ピラーと、前記キャパシタの前記第２電極から、前記実装基板と前記半導体基板のうち前記第２電極と対向する側に向かって延びる導電性の第２ピラーと、前記実装基板の前記第２面と前記半導体基板の前記第３面との間を充填するモールドと、を備える。
【０００８】
第２の開示に係る半導体装置では、第１面と前記第１面と反対側の第２面とを有する実装基板と、第３面と前記第３面と反対側の第４面とを有し、前記第３面が前記実装基板の前記第２面と対向するように、前記実装基板上にフリップチップ実装された半導体基板と、前記実装基板の前記第２面に設けられた第１パターンと、前記実装基板の前記第２面に設けられた第２パターンと、前記第１パターンと前記第２パターンの間に形成されたインダクタまたはキャパシタと、前記実装基板の前記第２面と前記半導体基板の前記第３面との間を充填するモールドと、を備え、前記インダクタまたは前記キャパシタは、少なくとも一部が、前記実装基板の前記第２面と垂直な方向で、前記実装基板の前記第２面と前記半導体基板の前記第３面の中間の高さに設けられる。
【０００９】
第３の開示に係る半導体装置では、第１面と前記第１面と反対側の第２面とを有する実装基板と、第３面と前記第３面と反対側の第４面とを有し、前記第３面が前記実装基板の前記第２面と対向するように、前記実装基板上にフリップチップ実装された半導体基板と、前記実装基板の前記第２面に形成されたキャパシタまたはインダクタと、前記実装基板の前記第２面と前記半導体基板の前記第３面との間を充填するモールドと、を備え、前記実装基板の前記第２面のうち前記キャパシタまたは前記インダクタの直下には、凹部が形成されている。
【発明の効果】
【００１０】
第１の開示に係る半導体装置では、第１ピラーおよび第２ピラーが設けられる。このため、実装基板の表面はモールドに覆われているにも関わらずボイドが発生している状態においても、ボイドを検出することができる。従って、ボイドを精度よく検出することができる。
第２の開示に係る半導体装置では、インダクタまたはキャパシタは、少なくとも一部が、実装基板の第２面と半導体基板の第３面の中間の高さに設けられる。このため、実装基板の表面はモールドに覆われているにも関わらずボイドが発生している状態においても、ボイドを検出することができる。従って、ボイドを精度よく検出することができる。
第３の開示に係る半導体装置では、実装基板に凹部が形成されている。このため、実装基板の表面はモールドに覆われているにも関わらずボイドが発生している状態を、発生し難くすることができる。従って、ボイドを精度よく検出することができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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