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公開番号2025070760
公報種別公開特許公報(A)
公開日2025-05-02
出願番号2023181283
出願日2023-10-20
発明の名称ニューラルネットワーク回路装置及び故障検出方法
出願人公立大学法人会津大学
代理人弁理士法人フィールズ国際特許事務所
主分類G06N 3/063 20230101AFI20250424BHJP(計算;計数)
要約【課題】回路面積や消費電力を抑えながら故障検出を行うことを可能とするニューラルネットワーク回路装置及び故障検出方法を提供する。
【解決手段】ニューラルネットワークを構成する複数の層のうちの特定の層に対応する演算を行う複数の演算回路を有するニューラルネットワーク回路装置であって、複数の演算回路は、特定の層に対応する演算を行う演算回路であって、特定の層に対するNビットの2次元入力特徴マップを用いた演算を行う第1演算回路と、特定の層に対応する演算を行う演算回路であって、特定の層に対する2次元入力特徴マップを量子化することによってMビットの2次元入力特徴マップを生成し、生成したMビットの2次元入力特徴マップを用いた演算を行う第2演算回路と、第1演算回路の第1出力と、第2演算回路の第2出力との差分に基づいて、第1演算回路または第2演算回路の故障を検出する故障検出回路とを有する。
【選択図】図3
特許請求の範囲【請求項１】
ニューラルネットワークを構成する複数の層のうちの特定の層に対応する演算を行う複数の演算回路を有するニューラルネットワーク回路装置であって、
前記複数の演算回路は、
前記特定の層に対応する演算を行う演算回路であって、前記特定の層に対するＮビットの２次元入力特徴マップを用いた演算を行う第１演算回路と、
前記特定の層に対応する演算を行う演算回路であって、前記特定の層に対する２次元入力特徴マップを量子化することによってＭビットの２次元入力特徴マップを生成し、生成した前記Ｍビットの２次元入力特徴マップを用いた演算を行う第２演算回路と、
前記第１演算回路の第１出力と、前記第２演算回路の第２出力との差分に基づいて、前記第１演算回路または前記第２演算回路の故障を検出する故障検出回路とを有する、ニューラルネットワーク回路装置。
続きを表示（約 1,500 文字）【請求項２】
請求項１において、
前記第１演算回路は、前記特定の層に対応するＮビットの２次元入力特徴マップと、前記特定の層に対応する重みとを用いた演算を行い、
前記第２演算回路は、前記特定の層に対する重みを量子化することによってＬビットの重みを生成し、生成した前記Ｍビットの２次元入力特徴マップと前記Ｌビットの重みとを用いた演算を行う、ニューラルネットワーク回路装置。
【請求項３】
請求項１において、
前記故障検出回路は、前記差分が所定の閾値以上である場合、前記第１演算回路または前記第２演算回路が故障していると判定し、前記差分が前記所定の閾値未満である場合、前記第１演算回路及び前記第２演算回路が故障していないと判定する、ニューラルネットワーク回路装置。
【請求項４】
請求項３において、
前記所定の閾値は、前記第１演算回路及び前記第２演算回路が故障していない場合における前記差分についての第１分布と、前記第１演算回路または前記第２演算回路が故障している場合における前記差分についての第２分布との間の値である、ニューラルネットワーク回路装置。
【請求項５】
ニューラルネットワークを構成する複数の層のうちの特定の層に対応する演算を行う複数の演算回路を有するニューラルネットワーク回路装置であって、
前記複数の演算回路は、
前記特定の層に対応する演算を行う演算回路であって、前記特定の層に対するＮビットの２次元入力特徴マップを用いた演算を行う第１演算回路と、
前記特定の層に対応する演算を行う演算回路であって、前記特定の層に対する前記Ｎビットの２次元入力特徴マップを用いることによって所定の決定木モデルに対応する比較演算及び分岐演算を行う第３演算回路と、
前記第１演算回路の第１出力と、前記第３演算回路の第３の出力との差分に基づいて、前記第１演算回路または前記第３演算回路の故障を検出する故障検出回路とを有する、ニューラルネットワーク回路装置。
【請求項６】
ニューラルネットワークを構成する複数の層のうちの特定の層に対応する演算を行う複数の演算回路における故障検出方法であって、
前記複数の演算回路に含まれる第１演算回路が、前記特定の層に対するＮビットの２次元入力特徴マップを用いた演算を行い、
前記複数の演算回路に含まれる第２演算回路が、前記特定の層に対する２次元入力特徴マップを量子化することによってＭビットの２次元入力特徴マップを生成し、生成した前記Ｍビットの２次元入力特徴マップを用いた演算を行い、
前記複数の演算回路に含まれる故障検出回路が、前記第１演算回路の第１出力と、前記第２演算回路の第２出力との差分に基づいて、前記第１演算回路または前記第２演算回路の故障を検出する、故障検出方法。
【請求項７】
ニューラルネットワークを構成する複数の層のうちの特定の層に対応する演算を行う複数の演算回路における故障検出方法であって、
前記複数の演算回路に含まれる第１演算回路が、前記特定の層に対するＮビットの２次元入力特徴マップを用いた演算を行い、
前記複数の演算回路に含まれる第３演算回路が、前記特定の層に対する前記Ｎビットの２次元入力特徴マップを用いることによって所定の決定木モデルに対応する比較演算及び分岐演算を行い、
前記複数の演算回路に含まれる故障検出回路が、前記第１演算回路の第１出力と、前記第３演算回路の第３出力との差分に基づいて、前記第１演算回路または前記第３演算回路の故障を検出する、故障検出方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、ニューラルネットワーク回路装置及び故障検出方法に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
ディープニューラルネットワーク（ＤＮＮ：ＤｅｅｐＮｅｕｒａｌＮｅｔｗｏｒｋ）の演算を行う回路（以下、ニューラルネットワーク回路とも呼ぶ）は、例えば、経年劣化によって意図しない動作をする可能性がある。そのため、ニューラルネットワーク回路には、例えば、故障を検出可能な機能が実装される場合がある（特許文献１及び２参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－１２０９６６号公報
特開２００３－３１６５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、上記のようなニューラルネットワーク回路における故障検出の方法として、例えば、同一のｎ個の回路からの出力を比較することによって故障を検出するｎ－ＭＲ（ｎ－ｍｏｄｕｌａｒｒｅｄｕｎｄａｎｃｙ）が知られている。
【０００５】
しかしながら、ｎ－ＭＲが実装されたニューラルネットワーク回路は、例えば、ｎ－ＭＲが実装されていないニューラルネットワーク回路と比較した場合、回路面積や消費電力が大きくなる。そのため、ｎ－ＭＲが実装されたニューラルネットワーク回路は、例えば、実装可能な用途が制限される場合がある。
【０００６】
そこで、本発明の目的は、回路面積や消費電力を抑えながら故障検出を行うことを可能とするニューラルネットワーク回路装置及び故障検出方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明におけるニューラルネットワーク回路装置は、ニューラルネットワークを構成する複数の層のうちの特定の層に対応する演算を行う複数の演算回路を有するニューラルネットワーク回路装置であって、前記複数の演算回路は、前記特定の層に対応する演算を行う演算回路であって、前記特定の層に対するＮビットの２次元入力特徴マップを用いた演算を行う第１演算回路と、前記特定の層に対応する演算を行う演算回路であって、前記特定の層に対する２次元入力特徴マップを量子化することによってＭビットの２次元入力特徴マップを生成し、生成した前記Ｍビットの２次元入力特徴マップを用いた演算を行う第２演算回路と、前記第１演算回路の第１出力と、前記第２演算回路の第２出力との差分に基づいて、前記第１演算回路または前記第２演算回路の故障を検出する故障検出回路とを有する。
【発明の効果】
【０００８】
本発明におけるニューラルネットワーク回路装置及び故障検出方法によれば、回路面積や消費電力を抑えながら故障検出を行うことが可能になる。
【図面の簡単な説明】
【０００９】
図１は、第１の実施の形態における情報処理装置１の構成例を示す図である。
図２は、第１の実施の形態における複数の演算回路１２０の具体例について説明する図である。
図３は、第１の実施の形態におけるＡＩプロセッサ１１０の構成例について説明する図である。
図４は、ＡＩプロセッサ１１０において行われる処理について説明するフローチャート図である。
図５は、ＡＩプロセッサ１１０において行われる処理について説明するフローチャート図である。
図６は、ＡＩプロセッサ１１０において行われる処理を説明する図である。
図７は、ＡＩプロセッサ１１０において行われる処理を説明する図である。
図８は、ＡＩプロセッサ１１０において行われる処理を説明する図である。
図９は、ＡＩプロセッサ１１０において行われる処理を説明する図である。
図１０は、ＡＩプロセッサ１１０において行われる処理を説明する図である。
図１１は、ＡＩプロセッサ１１０において行われる処理を説明する図である。
図１２は、第２の実施の形態における複数の演算回路１２０について説明する図である。
図１３は、決定木モデルの学習処理について説明する図である。
図１４は、決定木モデルの学習処理について説明する図である。
図１５は、決定木モデルＴの構成例である。
図１６は、ランダムフォレストモデルＲの構成例である。
図１７は、第１の実施の形態における演算回路１２４の構成例を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本開示の実施の形態について説明する。しかしながら、かかる説明は、限定的な意味に解釈されるべきではなく、特許請求の範囲に記載の主題を限定するものではない。また、本開示の趣旨及び範囲から逸脱することがなく様々な変更や置換や改変をすることが可能である。また、異なる実施の形態を適宜組み合わせることが可能である。
（【００１１】以降は省略されています）

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