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公開番号
2025108972
公報種別
公開特許公報(A)
公開日
2025-07-24
出願番号
2024002563
出願日
2024-01-11
発明の名称
ニューラルネットワーク回路装置、故障検出方法、学習モデル生成プログラム、学習モデル生成装置及び学習モデル生成方法
出願人
公立大学法人会津大学
代理人
弁理士法人フィールズ国際特許事務所
主分類
G06N
3/06 20060101AFI20250716BHJP(計算;計数)
要約
【課題】回路面積や消費電力を抑えながら故障検出を行うことを可能とするニューラルネットワーク回路装置、故障検出方法、学習モデル生成プログラム、学習モデル生成装置及び学習モデル生成方法を提供する。
【解決手段】複数のニューラルネットワークに対応する演算を行うニューラルネットワーク回路装置であって、先頭の層から特定層までの構造及びパラメータが同一であって前記特定層から最後の層までのパラメータが互いに異なる前記複数のニューラルネットワークにおける演算をそれぞれ行う複数の演算回路と、前記複数の演算回路のそれぞれにおける前記先頭の層から前記最後の層までの複数の第1演算結果から特定の演算結果を決定して出力する出力回路と、前記複数の演算回路のそれぞれにおける前記先頭の層から前記特定層までの複数の第2演算結果に基づいて、前記複数の演算回路において発生した故障を検出する故障検出回路と、を有する。
【選択図】図3
特許請求の範囲
【請求項1】
複数のニューラルネットワークに対応する演算を行うニューラルネットワーク回路装置であって、
先頭の層から特定層までの構造及びパラメータが同一であって前記特定層から最後の層までのパラメータが互いに異なる前記複数のニューラルネットワークにおける演算をそれぞれ行う複数の演算回路と、
前記複数の演算回路のそれぞれにおける前記先頭の層から前記最後の層までの複数の第1演算結果から特定の演算結果を決定して出力する出力回路と、
前記複数の演算回路のそれぞれにおける前記先頭の層から前記特定層までの複数の第2演算結果に基づいて、前記複数の演算回路において発生した故障を検出する故障検出回路と、を有する、ニューラルネットワーク回路装置。
続きを表示(約 1,900 文字)
【請求項2】
請求項1において、
前記出力回路は、前記複数の第1演算結果のうちの最も多い演算結果を前記特定の演算結果として出力する、ニューラルネットワーク回路装置。
【請求項3】
請求項1において、
前記出力回路は、前記複数の第1演算結果の平均値を前記特定の演算結果として出力する、ニューラルネットワーク回路装置。
【請求項4】
請求項1において、
前記故障検出回路は、前記複数の第2演算結果のうちのいずれかの演算結果が他の演算結果と一致しない場合、前記複数の演算回路のうちの前記いずれかの演算結果に対応する特定の演算回路において故障が発生している可能性があると判定する、ニューラルネットワーク回路装置。
【請求項5】
請求項1において、
前記出力回路は、前記故障検出回路が特定の演算回路において故障が発生していると判定した場合、前記複数の演算回路のうちの前記特定の演算回路以外の演算回路のそれぞれにおける前記複数の第1演算結果から前記特定の演算結果を決定して出力する、ニューラルネットワーク回路装置。
【請求項6】
請求項5において、
前記複数の演算回路は、3以上の演算回路である、ニューラルネットワーク回路装置。
【請求項7】
請求項1において、
前記複数の演算回路は、
先頭の層から第1特定層までの構造及びパラメータが同一であって第1特定層から最後の層までのパラメータが互いに異なる複数の第1ニューラルネットワークにおける演算をそれぞれ行う複数の第1演算回路と、
先頭の層から第2特定層までの構造及びパラメータが同一であって第2特定層から最後の層までのパラメータが互いに異なる複数の第2ニューラルネットワークにおける演算をそれぞれ行う複数の第2演算回路と、を有し、
前記故障検出回路は、前記複数の第1演算回路のそれぞれに対応する前記第2演算結果に基づいて、前記複数の第1演算回路において発生した故障を検出し、前記複数の第2演算回路のそれぞれに対応する前記第2演算結果に基づいて、前記複数の第2演算回路において発生した故障を検出する、ニューラルネットワーク回路装置。
【請求項8】
複数のニューラルネットワークに対応する演算を行うニューラルネットワーク回路装置
における故障検出方法であって、
前記ニューラルネットワーク回路装置に含まれる複数の演算回路は、先頭の層から特定層までの構造及びパラメータが同一であって前記特定層から最後の層までのパラメータが互いに異なる前記複数のニューラルネットワークにおける演算をそれぞれ行い、
前記ニューラルネットワーク回路装置に含まれる出力回路は、前記複数の演算回路のそれぞれにおける前記先頭の層から前記最後の層までの複数の第1演算結果から特定の演算結果を決定して出力し、
前記ニューラルネットワーク回路装置に含まれる故障検出回路は、前記複数の演算回路のそれぞれにおける前記先頭の層から前記特定層までの複数の第2演算結果に基づいて、前記複数の演算回路において発生した故障を検出する、故障検出方法。
【請求項9】
複数の教師データの機械学習を行うことによって複数のニューラルネットワークを生成する処理をコンピュータに実行させる学習モデル生成プログラムであって、
先頭の層から特定層までの構造及びパラメータが同一になるように、かつ、前記特定層から最後の層までのパラメータが互いに異なるように、前記複数のニューラルネットワークのそれぞれを生成する、学習モデル生成プログラム。
【請求項10】
請求項9において、
複数の教師データの機械学習を行うことによって、前記複数のニューラルネットワークのそれぞれと同一の構成を有する複数の他のニューラルネットワークを生成する、処理をコンピュータに実行させ、
前記複数の他のニューラルネットワークを生成する処理では、先頭の層から前記最後の層までのパラメータが互いに異なるように、前記複数の他のニューラルネットワークを生成し、
前記複数のニューラルネットワークを生成する処理では、前記複数のニューラルネットワークごとに、各ニューラルネットワークにおける演算結果と、前記複数の他のニューラルネットワークのうちの各ニューラルネットワークに対応する他のニューラルネットワークにおける演算結果との差は小さくなるように、各ニューラルネットワークを生成する、学習モデル生成プログラム。
(【請求項11】以降は省略されています)
発明の詳細な説明
【技術分野】
【0001】
本発明は、ニューラルネットワーク回路装置、故障検出方法、学習モデル生成プログラム、学習モデル生成装置及び学習モデル生成方法に関する。
続きを表示(約 1,700 文字)
【背景技術】
【0002】
ディープニューラルネットワーク(DNN:Deep Neural Network)の演算を行う回路(以下、ニューラルネットワーク回路とも呼ぶ)は、例えば、経年劣化によって意図しない動作をする可能性がある。そのため、ニューラルネットワーク回路には、例えば、故障を検出可能な機能が実装される場合がある(特許文献1及び2参照)。
【先行技術文献】
【特許文献】
【0003】
特開2017-120966号公報
特開2003-316599号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ここで、上記のようなニューラルネットワーク回路における故障検出の方法として、例えば、同一のn個の回路からの出力を比較することによって故障を検出するn-MR(n-modular redundancy)が知られている。
【0005】
しかしながら、n-MRが実装されたニューラルネットワーク回路は、例えば、n-MRが実装されていないニューラルネットワーク回路と比較した場合、回路面積や消費電力が大きくなる。そのため、n-MRが実装されたニューラルネットワーク回路は、例えば、実装可能な用途が制限される場合がある。
【0006】
そこで、本発明の目的は、回路面積や消費電力を抑えながら故障検出を行うことを可能とするニューラルネットワーク回路装置、故障検出方法、学習モデル生成プログラム、学習モデル生成装置及び学習モデル生成方法を提供することにある。
【課題を解決するための手段】
【0007】
上記目的を達成するための本発明におけるニューラルネットワーク回路装置は、複数のニューラルネットワークに対応する演算を行うニューラルネットワーク回路装置であって、先頭の層から特定層までの構造及びパラメータが同一であって前記特定層から最後の層までのパラメータが互いに異なる前記複数のニューラルネットワークにおける演算をそれぞれ行う複数の演算回路と、前記複数の演算回路のそれぞれにおける前記先頭の層から前記最後の層までの複数の第1演算結果から特定の演算結果を決定して出力する出力回路と、前記複数の演算回路のそれぞれにおける前記先頭の層から前記特定層までの複数の第2演算結果に基づいて、前記複数の演算回路において発生した故障を検出する故障検出回路と、を有する。
【発明の効果】
【0008】
本発明におけるニューラルネットワーク回路装置、故障検出方法、学習モデル生成プログラム、学習モデル生成装置及び学習モデル生成方法によれば、回路面積や消費電力を抑えながら故障検出を行うことが可能になる。
【図面の簡単な説明】
【0009】
図1は、第1の実施の形態における情報処理装置1の構成例を示す図である。
図2は、第1の実施の形態における情報処理装置1の構成例を示す図である。
図3は、第1の実施の形態における情報処理装置1の構成例を示す図である。
図4は、推論処理について説明するフローチャート図である。
図5は、第1の変形例における情報処理装置1の構成例を示す図である。
図6は、情報処理装置11の機能について説明する図である。
図7は、学習処理について説明するフローチャート図である。
図8は、学習モデルNNと教師モデルTNNとの関係について説明する図である。
【発明を実施するための形態】
【0010】
以下、図面を参照して本開示の実施の形態について説明する。しかしながら、かかる説明は、限定的な意味に解釈されるべきではなく、特許請求の範囲に記載の主題を限定するものではない。また、本開示の趣旨及び範囲から逸脱することがなく様々な変更や置換や改変をすることが可能である。また、異なる実施の形態を適宜組み合わせることが可能である。
(【0011】以降は省略されています)
この特許をJ-PlatPat(特許庁公式サイト)で参照する
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