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公開番号2025120774
公報種別公開特許公報(A)
公開日2025-08-18
出願番号2024015861
出願日2024-02-05
発明の名称差動増幅回路
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類H03F 1/30 20060101AFI20250808BHJP(基本電子回路)
要約【課題】本開示は、電源電圧が低い低電圧状態であっても比較的安定して動作することができる差動増幅回路を提供することを目的とする。
【解決手段】差動増幅回路は、第1入力信号と第2入力信号との差に応じた差動電流を発生させる入力段と、前記差動電流に応じた出力信号を出力する出力段と、前記入力段と前記出力段との間に設けられ、前記出力段における一方のトランジスタの制御端子に印加する第1制御電圧を発生させる第1電流パスと、前記出力段における他方のトランジスタの制御端子に印加する第2制御電圧を発生させる第2電流パスとを別々に有する中間段と、を備える。
【選択図】図3
特許請求の範囲【請求項１】
第１入力信号と第２入力信号との差に応じた差動電流を発生させる入力段と、
前記差動電流に応じた出力信号を出力する出力段と、
前記入力段と前記出力段との間に設けられ、前記出力段における一方のトランジスタの制御端子に印加する第１制御電圧を発生させる第１電流パスと、前記出力段における他方のトランジスタの制御端子に印加する第２制御電圧を発生させる第２電流パスとを別々に有する中間段と、
を備える、差動増幅回路。
続きを表示（約 1,100 文字）【請求項２】
前記入力段は、前記第１入力信号が制御端子に入力される２つのトランジスタ及び前記第２入力信号が制御端子に入力される少なくとも１つのトランジスタの第２主端子が互いに共通接続された差動トランジスタを有し、
前記２つのトランジスタの一方の第１主端子は前記第１電流パスに接続され、
前記２つのトランジスタの他方の第１主端子は前記第２電流パスに接続される、
請求項１に記載の差動増幅回路。
【請求項３】
前記第１電流パス及び前記第２電流パスの各々は、
正電源に接続された第１チャネル型トランジスタと、
負電源に接続された第２チャネル型トランジスタと、
前記第１チャネル型トランジスタと前記第２チャネル型トランジスタとの間に設けられたフローティング電流源と、を含む、
請求項２に記載の差動増幅回路。
【請求項４】
前記第１電流パスにおける前記フローティング電流源の正電源側である第１ノードの電圧を前記第１制御電圧として発生させ、
前記第２電流パスにおける前記フローティング電流源の負電源側である第２ノードの電圧を前記第２制御電圧として発生させる、
請求項３に記載の差動増幅回路。
【請求項５】
前記第１チャネル型トランジスタは、前記正電源に接続された第１の第１チャネル型トランジスタと、前記第１の第１チャネル型トランジスタに直列接続された第２の第１チャネル型トランジスタとを含み、
前記第２チャネル型トランジスタは、前記負電源に接続された第１の第２チャネル型トランジスタと、前記第１の第２チャネル型トランジスタに直列接続された第２の第２チャネル型トランジスタとを含む、
請求項３又は４に記載の差動増幅回路。
【請求項６】
第１電流パスにおけるフローティング電流源は、第２の第２チャネル型トランジスタと、前記第２の第２チャネル型トランジスタに並列接続された第３の第１チャネル型トランジスタとにより構成され、
前記第２電流パスにおける前記フローティング電流源は、前記第２の第１チャネル型トランジスタと、前記第２の第１チャネル型トランジスタに並列接続された第３の第２チャネル型トランジスタとにより構成される、
請求項５に記載の差動増幅回路。
【請求項７】
前記第１電流パスにおける前記第１チャネル型トランジスタと、前記第２電流パスにおける前記第１チャネル型トランジスタは、入力側トランジスタが共通であるカレントミラー回路における並列の出力側トランジスタとしてそれぞれ構成される、
請求項３又は４に記載の差動増幅回路。

発明の詳細な説明【技術分野】
【０００１】
本開示の技術は、差動増幅回路に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
特許文献１には「電源電圧が広い範囲で変動しても精度よく入力バイアス電圧を出力できるバイアス回路及びＡＢ級増幅回路を提供する」と記載されている。
【０００３】
特許文献２には「出力ノイズを低減するために低耐圧トランジスタを使用しても、通常動作時及びスリープ状態時において該低耐圧トランジスタに耐圧を超えるような電圧がかからないようにすることができる演算増幅器を得る」と記載されている。
【０００４】
特許文献３には「カスコード形態のクラスＡＢ制御端を備える差動増幅回路を提供する」と記載されている。
【０００５】
特許文献４には「電源電圧付近でのオフセットを低減させる差動増幅器の提供」と記載されている。
【先行技術文献】
【特許文献】
【０００６】
特開２０２３－０９７１２２号公報
特開２００９－１０５６３５号公報
特開２００６－０９４５３３号公報
特開２００７－２０２１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＡＢ級の差動増幅回路においては、出力段をバイアスする必要がある。ここで、特許文献１～４には、２つの制御電圧を発生させて出力段における２つのトランジスタの制御端子にそれぞれ印加することで、出力段をバイアスすることが記載されている。しかしながら、特許文献１～４の回路構成では、２つの制御電圧を同じ電流パスで発生させているため、回路構成上２つの制御電圧の大小関係を崩すことができなかった。そのため、特許文献１～４の回路構成では、安定して動作させるためには高い電源電圧が必要になるという問題があった。
【０００８】
そこで、本開示は、電源電圧が低い低電圧状態であっても比較的安定して動作することができる差動増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本開示に係る差動増幅回路は、第１入力信号と第２入力信号との差に応じた差動電流を発生させる入力段と、前記差動電流に応じた出力信号を出力する出力段と、前記入力段と前記出力段との間に設けられ、前記出力段における一方のトランジスタの制御端子に印加する第１制御電圧を発生させる第１電流パスと、前記出力段における他方のトランジスタの制御端子に印加する第２制御電圧を発生させる第２電流パスとを別々に有する中間段と、を備える。
【図面の簡単な説明】
【００１０】
従来の差動増幅回路１００´の回路構成の一例を示す図である。
従来のバイアス回路２００´の回路構成の一例を示す図である。
本実施形態に係る差動増幅回路１００の回路構成の第１例を示す図である。
本実施形態に係るバイアス回路２００の回路構成の一例を示す図である。
本実施形態に係る差動増幅回路１００の回路構成の第２例を示す図である。
本実施形態に係る差動増幅回路１００の回路構成の第３例を示す図である。
本実施形態に係る差動増幅回路１００の回路構成の第４例を示す図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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