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公開番号2025112684
公報種別公開特許公報(A)
公開日2025-08-01
出願番号2024007074
出願日2024-01-19
発明の名称A/Dコンバータ回路
出願人ローム株式会社
代理人個人,個人
主分類H03M 1/10 20060101AFI20250725BHJP(基本電子回路)
要約【課題】より精度よくアナログ信号をデジタルデータに変換できるADC回路を提供する。
【解決手段】A/Dコンバータ回路1は、クロック信号に基づいて所定の位相差を有する複数の第1トリガー信号を生成するトリガー信号生成回路20と、第1トリガー信号を遅延させた第2トリガー信号をそれぞれ生成する複数の調整回路26_1～26_mと、同一のアナログ信号がそれぞれ入力され、第2トリガー信号に応じて、アナログ信号をデジタル信号にそれぞれ変換する複数のA/Dコンバータ10_1～10_mと、複数の第1トリガー信号から1つの第1トリガー信号を選択する選択部22と、を備える。選択部によって選択された第1トリガー信号に対応する調整回路は、選択された第1トリガー信号を所定時間遅延させた基準信号に基づいて、入力された第1トリガー信号に対する生成した第2トリガー信号の遅延量が所定時間に近づくように第2トリガー信号を生成する。
【選択図】図4
特許請求の範囲【請求項１】
クロック信号に基づいて所定の位相差を有する複数の第１トリガー信号を生成するトリガー信号生成回路と、
前記複数の第１トリガー信号のうちの対応する第１トリガー信号を遅延させた第２トリガー信号をそれぞれ生成する複数の調整回路と、
同一のアナログ信号がそれぞれ入力され、複数の前記第２トリガー信号のうちの対応する第２トリガー信号に応じて、前記アナログ信号をデジタル信号にそれぞれ変換する複数のＡ／Ｄコンバータと、
前記複数の第１トリガー信号から１つの第１トリガー信号を選択する選択部と、を備え、
前記選択部によって選択された第１トリガー信号に対応する調整回路は、前記選択された第１トリガー信号を所定時間遅延させた基準信号に基づいて、入力された第１トリガー信号に対する生成した第２トリガー信号の遅延量が前記所定時間に近づくように前記第２トリガー信号を生成する、
Ａ／Ｄコンバータ回路。
続きを表示（約 950 文字）【請求項２】
前記調整回路における第２トリガー信号の遅延量を制御する遅延制御回路をさらに備え、
前記遅延制御回路は、前記基準信号の立ち上がりまたは立ち下がりにおける、前記選択された第１トリガー信号に対応する調整回路が生成した第２トリガー信号の読み取り値に基づいて、前記選択された第１トリガーに対応する調整回路における第２トリガー信号の遅延量を制御する、
請求項１に記載のＡ／Ｄコンバータ回路。
【請求項３】
前記複数のＡ／Ｄコンバータの数は、ｍを２以上の整数とするとき、ｍ個であり、
前記ｍ個の第１トリガー信号は、前記クロック信号の１周期分ずつ位相が異なり、
前記遅延制御回路は、前記クロック信号のｍサイクル毎に、前記読み取り値に基づいて、前記選択された第１トリガーに対応するＡ／Ｄコンバータにおける第２トリガー信号の遅延量を制御する、
請求項２に記載のＡ／Ｄコンバータ回路。
【請求項４】
前記制御回路は、前記読み取り値が前回の読み取り値から変化していない場合には、前記選択された第１トリガーに対応するＡ／Ｄコンバータにおける第２トリガー信号の遅延量を増加させ、第２トリガー信号の読み取り値が前回の読み取り値から変化した場合には、前記選択された第１トリガーに対応するＡ／Ｄコンバータにおける第２トリガー信号の遅延量を維持する、
請求項３に記載のＡ／Ｄコンバータ回路。
【請求項５】
前記調整回路は、前記第１トリガー信号が入力される入力ノードと、前記第２トリガー信号が出力される出力ノードと、直列に接続された複数の遅延回路と、複数のスイッチとを有し、
前記複数の遅延回路のうちの前端の遅延回路の入力端子は、前記入力ノードと接続され、
前記複数のスイッチは、前記複数の遅延回路のうちの隣合う２つの遅延回路の間と前記出力ノードとの間にそれぞれ設けられ、
前記複数のスイッチのうちのいずれか１つがオンとなり、残りのスイッチがオフとなることにより、前記遅延回路における前記第２トリガー信号の遅延量が決定される、
請求項１から４のいずれか一項に記載のＡ／Ｄコンバータ回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、Ａ／Ｄコンバータ回路に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
従来より、複数のＡ／Ｄコンバータ（以下、「ＡＤＣ」とも称する。）を所定の位相差で駆動することにより、アナログ信号をデジタル信号に変換するインターリーブ方式のＡＤＣ回路が提案されている（非特許文献１を参照）。
【先行技術文献】
【非特許文献】
【０００３】
松野隼也、古田雅則、板倉哲朗．タイムインターリーブＡＤＣの高速化と小面積化を両立させるデジタル補正技術．東芝レビュー．２０１４，ｖｏｌ．６９，ｎｏ．７，ｐ．２８－３１
【０００４】
［概要］
しかしながら、複数のＡＤＣにおいてアナログ信号を処理するタイミングの間隔が適切でないと、出力されるデジタル信号に歪みが生じる。
【０００５】
本開示はこうした状況に鑑みてなされたものであり、その例示的な目的の一つは、より精度よくアナログ信号をデジタルデータに変換できるＡＤＣ回路を提供することにある。
【０００６】
本開示のある態様のＡ／Ｄコンバータ回路は、クロック信号に基づいて所定の位相差を有する複数の第１トリガー信号を生成するトリガー信号生成回路と、複数の第１トリガー信号のうちの対応する第１トリガー信号を遅延させた第２トリガー信号をそれぞれ生成する複数の調整回路と、同一のアナログ信号がそれぞれ入力され、複数の第２トリガー信号のうちの対応する第２トリガー信号に応じて、アナログ信号をデジタル信号にそれぞれ変換する複数のＡ／Ｄコンバータと、複数の第１トリガー信号から１つの第１トリガー信号を選択する選択部と、を備える。選択部によって選択された第１トリガー信号に対応する調整回路は、選択された第１トリガー信号を所定時間遅延させた基準信号に基づいて、入力された第１トリガー信号に対する生成した第２トリガー信号の遅延量が所定時間に近づくように第２トリガー信号を生成する。
【０００７】
なお、以上の構成要素の任意の組合せ、本開示の表現を方法、装置、システムなどの間で変換したものもまた、本開示の態様として有効である。
【図面の簡単な説明】
【０００８】
図１は、参考技術に係るインターリーブ方式のＡＤＣ回路を示す図である。
図２は、参考技術に係るＡＤＣ回路の動作を説明するための図である。
図３は、スプリアスが現れるデジタルデータの一例を示す図である。
図４は、本開示の一実施形態に係るＡＤＣ回路のブロック図である。
図５は、同実施形態に係るトリガー信号生成回路が生成するトリガー信号を示す図である。
図６は、２つのトリガー信号が同じ遅延量で伝達される場合の伝送経路を説明するための図である。
図７は、２つのトリガー信号が同じ遅延量で伝達される場合のタイミングチャートである。
図８は、２つのトリガー信号が異なる遅延量で伝達される場合の伝送経路を説明するための図である。
図９は、２つのトリガー信号が異なる遅延量で伝達される場合のタイミングチャートである。
図１０は、本開示の一実施形態に係る調整回路のブロック図である。
図１１は、調整回路の制御信号を生成するための制御回路を示すブロック図である。
図１２は、制御回路の動作を示すタイミングチャートである。
図１３は、遅延制御回路の動作の一例を示すタイミングチャートである。
図１４は、本実施形態に係る制御信号のコードの変化を説明するための図である。
図１５は、第１変形例に係るＤＬＹＳＫＥＷの値と遅延量との関係を示す図である。
図１６は、第２変形例に係るＤＬＹＳＫＥＷの値と遅延量との関係を示す図である。
【０００９】
［詳細な説明］
（概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【００１０】
一実施形態に係るＡ／Ｄコンバータ回路は、クロック信号に基づいて所定の位相差を有する複数の第１トリガー信号を生成するトリガー信号生成回路と、複数の第１トリガー信号のうちの対応する第１トリガー信号を遅延させた第２トリガー信号をそれぞれ生成する複数の調整回路と、同一のアナログ信号がそれぞれ入力され、複数の第２トリガー信号のうちの対応する第２トリガー信号に応じて、アナログ信号をデジタル信号にそれぞれ変換する複数のＡ／Ｄコンバータと、複数の第１トリガー信号から１つの第１トリガー信号を選択する選択部と、を備える。選択部によって選択された第１トリガー信号に対応する調整回路は、選択された第１トリガー信号を所定時間遅延させた基準信号に基づいて、入力された第１トリガー信号に対する生成した第２トリガー信号の遅延量が所定時間に近づくように第２トリガー信号を生成する。
（【００１１】以降は省略されています）

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